《集成電路設(shè)計(jì)原理》試卷及答案解讀

電科《集成電路原理》期末考試試卷一、填空題1.（1分）年，第一次觀(guān)測(cè)到了具有放大作用的晶體管。2．（2分）摩爾定律是指。3.集成電路按工作原理來(lái)分可分為、、。4.（4分）光刻的工藝過(guò)程有底膜處理、涂膠、前烘、、、、和去膠。5.（4分）MOSFET可以分為、、、四種基本類(lèi)型。6.（3分）影響MOSFET閾值電壓的因素有：、以及。7.（2分）在CMOS反相器中，Vin，Vout分別作為PMOS和NMOS的和；作為PMOS的源極和體端，作為NMOS的源極和體端。8．（2分）CMOS邏輯電路的功耗可以分為和。9.（3分）下圖的傳輸門(mén)陣列中VDD5各管的閾值電壓VT1V，電路中各節(jié)點(diǎn)的V,初始電壓為0，如果不考慮襯偏效應(yīng)，則各輸出節(jié)點(diǎn)的輸出電壓Y1=V，Y2=V，Y3=V。VDDY1Y2Y310.（6分）寫(xiě)出下列電路輸出信號(hào)的邏輯表達(dá)式：Y1=；Y2=；Y3=。CVDDBVDDAAVDDMP1MP2DY1V1V2Y3CBY2AM1CDBM2M3M4BAMN1MN2第 1頁(yè)共5頁(yè)二、畫(huà)圖題：（共12分）1．（6分）畫(huà)出由靜態(tài)CMOS電路實(shí)現(xiàn)邏輯關(guān)系YABDCD的電路圖，要求使用的MOS管最少。（6分）用動(dòng)態(tài)電路級(jí)聯(lián)實(shí)現(xiàn)邏輯功能YABC,畫(huà)出其相應(yīng)的電路圖。三、簡(jiǎn)答題：（每小題5分，共20分）簡(jiǎn)單說(shuō)明n阱CMOS的制作工藝流程，n阱的作用是什么？2.場(chǎng)區(qū)氧化的作用是什么，采用 LOCOS工藝有什么缺點(diǎn)，更好的隔離方法是什么？第 2頁(yè)共5頁(yè)簡(jiǎn)述靜態(tài)CMOS電路的優(yōu)點(diǎn)。簡(jiǎn)述動(dòng)態(tài)電路的優(yōu)點(diǎn)和存在的問(wèn)題。四、分析設(shè)計(jì)題：（共38分1.（12分）考慮標(biāo)準(zhǔn)0.13mCMOS工藝下NMOS管，寬長(zhǎng)比為W/L=m/0.13m，0.26柵氧厚度為tox2.6nm，室溫下電子遷移率n220cm2/Vs，閾值電壓VT=0.3V,計(jì)算VGS1.0、和0.9V時(shí)ID的大小。已知：o8.851014F/cm，ox3.9。VVDS0.3V第 3頁(yè)共5頁(yè)2．（12分）如圖所示，M1和M2兩管串聯(lián)，且VB VG VT VA，請(qǐng)問(wèn)：若都是NMOS，它們各工作在什么狀態(tài)?若都是PMOS，它們各工作在什么狀態(tài)?3)證明兩管串聯(lián)的等效導(dǎo)電因子是 Keff K1K2/(K1 K2)。第 4頁(yè)共5頁(yè)3．（14分）設(shè)計(jì)一個(gè)CMOS反相器，要求在驅(qū)動(dòng)10fF外部負(fù)載電容的情況下，輸出上升時(shí)間和下降時(shí)間都不能大于40ps，并要求最大噪聲容限不小于0.55V。針對(duì)0.13m工藝，已知：0.302，2，VTNV,VTP0.28V,n220cm/Vsp76cm/Vstox2.6nm，o8.851014F/cm，ox3.9，VDD1.2V，ln14.33=2.66，ln14=2.64。第 5頁(yè)共5頁(yè)《集成電路原理》期末考試試卷 參考答案一、填空題：（共30分）1．（1分）19472．（2分）集成電路中的晶體管數(shù)目（也就是集成度）大約每 18個(gè)月翻一番3．（3分）數(shù)字集成電路，模擬集成電路，數(shù)模混合集成電路4．（4分）曝光，顯影，堅(jiān)膜，刻蝕5．（4分）增強(qiáng)型 NMOS，耗盡型 NMOS，增強(qiáng)型 PMOS，耗盡型PMOS6．（3分）柵電極材料，柵氧化層的質(zhì)量和厚度，襯底摻雜濃度7．（2分）柵極，漏極， VDD，GND8．（2分）動(dòng)態(tài)功耗，靜態(tài)功耗9．（3分）4，3，210．（6分）(A B)C D，AB AB，AB C二、畫(huà)圖題：（共12分）1．（6分） 2 ．（6分）DDA BDCY AAC B CBD

DDY3三、簡(jiǎn)答題：（每小題5分，共20分）1．答：n阱CMOS的制作工藝流程： 1.準(zhǔn)備硅片材料； 2.形成n阱；3.場(chǎng)區(qū)隔離；4.形成多晶硅柵；5.源漏區(qū)n+/p+注入；6.形成接觸孔；7.形成金屬互連；8.形成鈍化層。n阱的作用：作為 PMOS管的襯底，把 PMOS管做在n阱里。2．答：場(chǎng)區(qū)氧化的作用：隔離 MOS晶體管。LOCOS工藝的缺點(diǎn)：會(huì)形成鳥(niǎo)嘴，使有源區(qū)面積比版圖設(shè)計(jì)的小。更好的隔離方法：淺槽隔離技術(shù)。3．答：1.是一無(wú)比電路 ,具有最大的邏輯擺幅； 2.在低電平狀態(tài)不存在直流導(dǎo)通電流；3.靜態(tài)功耗低； 4.直流噪聲容限大； 5.采用對(duì)稱(chēng)設(shè)計(jì)獲得最佳性能。4．答：動(dòng)態(tài)電路的優(yōu)點(diǎn)： 1.減少了MOS管數(shù)目，有利于減小面積；2.減小了電容，有利于提高速度；3.保持了無(wú)比電路的特點(diǎn)。動(dòng)態(tài)電路存在的問(wèn)題： 1.靠電荷存儲(chǔ)效應(yīng)保存信息，影響電路的可靠性；2.存在電荷分享、級(jí)聯(lián)、電荷泄漏等問(wèn)題；3.需要時(shí)鐘信號(hào)控制，增加設(shè)計(jì)復(fù)雜性。四、分析設(shè)計(jì)題：（共38分）61．（12分）解：計(jì)算 MOSFET導(dǎo)電因子 ：Wn0oxW3.98.8510140.26584.1(AV2)nCox(L)tox(L)2202.61070.134分當(dāng)VGS1.0V(>VT=0.3V)、VDS0.3V(<VGSVT0.7V)時(shí)，NMOS管處于線(xiàn)性區(qū)，線(xiàn)性區(qū)電流為：ID[(VGSVT)VDS1VDS2]96.3765(A)4分2當(dāng)VGS1.0V(>VT=0.3V)、VDS0.9V(>VGSVT0.7V)時(shí)，NMOS管處于飽和區(qū)，飽和區(qū)電流為：ID(VGSVT)2143.1045(A)4分22．（12分）解：1)設(shè)中間節(jié)點(diǎn)為C。分析知當(dāng)電壓滿(mǎn)足VB<VG-VT<VA時(shí)，在電路達(dá)到穩(wěn)態(tài)之后，M1和M2都導(dǎo)通。于是對(duì)M1而言，有VGSVT0，即Vc<VG-VT。又VG-VT<VA，即VDSVGSVT，故M1工作于飽和區(qū)。而對(duì)M2而言，有VGSVTVDS，故M2工作于線(xiàn)性區(qū)。3分依據(jù)NMOSFET和PMOSFET的電壓反轉(zhuǎn)對(duì)稱(chēng)性知，若兩管都是PMOSFET，則M1工作于線(xiàn)性區(qū)，M2工作于飽和區(qū)。3分取一例證明。以此題中的NMOSFET和給定的偏壓為例，兩個(gè)NMOS管等效為一個(gè)NMOS管后，依VB<VG-VT<VA知該等效管應(yīng)工作于飽和區(qū)。故對(duì)M1、M2和等效管Meff有：III

D1K1(VGVTVC)2D2K2[(VGVTVB)2(VGVTVC)2]DeffKeff(VVVB)2GT則有ID1ID2IDeff由ID1＝ID2＝IDeff111K1K2Keff知：K2KeffK1即Keff=K1K2/(K1+K2)6分73．（14分）解：先考慮瞬態(tài)特性要求：trP0.11ln1.92PtfN0.111.92Nr(1P)22(1P)0.1f(1N)22(1N)ln0.1由CLCL(4分)rKPVDDfKNVDDV0.28V0.30.2330.25V1.2V1.2得KPKN(2分)4.0810A/V,4.2210A/VKP1WC1W)P()P(而2L2Lt(2分)1W1WKN()NC()N2L2LtW()8.09WP1.052mL代入