高二物理競賽課件電流可編程內(nèi)部連線PI

電流可編程內(nèi)部連線PI

電流可編程內(nèi)部連線PIXC4000系列與其他類型的FPGA相比有其特殊的內(nèi)部連線結(jié)構(gòu)。它的連線資源由水平和垂直的布線通道構(gòu)成，可編程開關(guān)用來把CLB的輸入/輸出連接到其周圍的線段上，并且可以將兩個(gè)不同線段連接在一起。單個(gè)CLB中使用較短的線連，兩個(gè)CLB之間使用較長的連線，跨越整個(gè)芯片使用最長的連線。Altera公司CPLD器件1）查找表型FPGA結(jié)構(gòu)查找表是這種類型FPGA的可編程邏輯塊，由查找表構(gòu)成函數(shù)發(fā)生器實(shí)現(xiàn)邏輯函數(shù)，查找表的物理結(jié)構(gòu)是靜態(tài)存儲(chǔ)器（SRAM）。m個(gè)輸入項(xiàng)的邏輯函數(shù)可以由一個(gè)2m位容量的SRAM實(shí)現(xiàn)，SRAM的地址線作為輸入變量，SRAM的輸出為邏輯函數(shù)，由連線開關(guān)實(shí)現(xiàn)與其他功能塊的連接。下面以全加器為例，說明查找表實(shí)現(xiàn)邏輯函數(shù)的方法。全加器的真值表見表4.2，其中，Ai為加數(shù)，Bi為被加數(shù)，Ci-1為低位進(jìn)位，Si為和，Ci為產(chǎn)生的進(jìn)位。這樣的一個(gè)全加器可以由3輸入的查找表實(shí)現(xiàn)，在查找表中存放了全加器的真值表，輸入變量作為查找表的地址。AiBiCi-1SiCi0000000110010100110110010101011100111111表4.2全加器真值表2.Altera公司CPLD器件在理論上，只要能夠增加輸入信號(hào)線和擴(kuò)大存儲(chǔ)器容量，查找表就可以實(shí)現(xiàn)任意多個(gè)輸入的函數(shù)。每增加一個(gè)輸入項(xiàng)，查找表SRAM的容量就需要擴(kuò)大一倍。但事實(shí)上，查找表的規(guī)模受到技術(shù)和經(jīng)濟(jì)因素的限制。當(dāng)輸入項(xiàng)超過5個(gè)時(shí)，SRAM容量的增加就會(huì)變得非常困難。因此，實(shí)際的FPGA器件的查找表輸入項(xiàng)不超過5個(gè)，對(duì)多于5個(gè)輸入項(xiàng)的邏輯函數(shù)則由多個(gè)查找表邏輯塊組合或級(jí)聯(lián)實(shí)現(xiàn)。此時(shí)，還需要進(jìn)行邏輯分割，即需要變換邏輯函數(shù)，以適應(yīng)查找表的結(jié)構(gòu)要求。至于邏輯函數(shù)如何才能用最少數(shù)目的查找表實(shí)現(xiàn)，這是一個(gè)求最優(yōu)解的問題，針對(duì)具體的結(jié)構(gòu)有相應(yīng)的算法來解決，這在EDA技術(shù)中屬于邏輯綜合的范疇。2.Altera公司CPLD器件2）多路開關(guān)型FPGA結(jié)構(gòu)在多路開關(guān)型FPGA中，可編程邏輯塊是可配置的多路開關(guān)。利用多路開關(guān)的特性對(duì)多路開關(guān)的輸入和選擇信號(hào)進(jìn)行配置，接到固定電平或輸入信號(hào)上，從而實(shí)現(xiàn)不同的邏輯功能。這就是大家已經(jīng)熟悉的多路選擇器的功能。比如，對(duì)于一個(gè)2選1多路選擇器，假設(shè)選擇端的輸入信號(hào)為S，2個(gè)輸入信號(hào)分別為A和B，則輸出函數(shù)為F=SA+B。如果把多個(gè)多路選擇器連接起來，就可以實(shí)現(xiàn)數(shù)目巨大的邏輯函數(shù)。假設(shè)，多路開關(guān)型FPGA的基本宏單元由3個(gè)二輸入的多路開關(guān)和一個(gè)或門組成，如圖4.34所示。2.Altera公司CPLD器件3）多級(jí)與非門型FPGA結(jié)構(gòu)采用多級(jí)與非門結(jié)構(gòu)的FPGA器件是基于一個(gè)與-或-異或邏輯塊，如圖4.35所示。這個(gè)基本電路可以用一個(gè)觸發(fā)器和一個(gè)多路開關(guān)來擴(kuò)充。多路開關(guān)用于選擇組合邏輯輸出、寄存器輸出或鎖存器輸出。異或門用于增強(qiáng)邏輯塊的功能，當(dāng)異或門輸入端分離時(shí)，它的作用相當(dāng)于或門，可以形成更大的或函數(shù)，用來實(shí)現(xiàn)其他算術(shù)功能。FPGA的多級(jí)與非門結(jié)構(gòu)同PLD的與或陣列很類似，它是以“線與”形式實(shí)現(xiàn)與邏輯的。在多級(jí)與非門結(jié)構(gòu)中線與是可編程的，同時(shí)可實(shí)現(xiàn)邏輯連接和布線的功能，而在其他FPGA結(jié)構(gòu)中，邏輯的實(shí)現(xiàn)和布線是分開的。2.Altera公司CPLD器件圖4.35多級(jí)與非門型FPGA邏輯塊2.XC4000系列1）可編程邏輯塊CLB一個(gè)XC4000的可編程邏輯塊如圖4.36所示。該可編程邏輯塊是基于查找表結(jié)構(gòu)的。查找表是一個(gè)1位的存儲(chǔ)單元陣列，這個(gè)存儲(chǔ)單元的地址線就是該邏輯塊的輸入。l位存儲(chǔ)單元的輸出就是查找表的輸出。XC4000的CLB包含2個(gè)4輸入的查找表，其輸入由CLB的輸入提供，第3個(gè)查找表的輸入由前兩個(gè)查找表的輸出提供。這樣的安排允許一個(gè)CLB實(shí)現(xiàn)9輸入的邏輯功能，除了這些查找表外，CLB還包括2個(gè)觸發(fā)器，用來實(shí)現(xiàn)時(shí)序邏輯。觸發(fā)器的時(shí)鐘、使能、置位和清零都是可編程的。圖4.36XC4000可編程邏輯塊2.Altera公司CPLD器件2）可配置存儲(chǔ)器SRAM陣列可配置存儲(chǔ)器是一種靜態(tài)存儲(chǔ)器，圖4.37所示即為FPGA中SRAM的基本單元結(jié)構(gòu)，它由兩個(gè)CMOS反相器和一個(gè)用來控制讀/寫的MOS傳輸開關(guān)構(gòu)成。FPGA中排布的這些單元在配置時(shí)被寫入，在回讀時(shí)被讀出。圖4.37SRAM基本單元結(jié)構(gòu)2.Altera公司CPLD器件3）可編程輸入輸出塊XC4000系列IOB結(jié)構(gòu)圖如圖4.38所示。FPGA周圍的輸入輸出塊IOB可以靈活編程，以實(shí)現(xiàn)不同的邏輯功能，滿足不同邏輯的需要。用戶可編程