基于ATE-93000高速數(shù)字通信測試技術(shù)研究課件

基于ATE93000高速數(shù)字通信測試技術(shù)研究重慶郵電大學畢業(yè)設(shè)計答辯論文主要內(nèi)容Gb/s高速IO的應(yīng)用及測試面臨挑戰(zhàn)1V93kGb/s高速IO測試資源2Gb/s高速IO測試LB設(shè)計3Serdes接口測試方案及數(shù)據(jù)分析4重慶郵電大學畢業(yè)設(shè)計答辯論文主要內(nèi)容Gb/s高速IO的應(yīng)用及測試面臨挑戰(zhàn)1重慶郵電大學畢業(yè)設(shè)計答辯課題研究的背景及意義背景：

1.傳統(tǒng)的以PCI為代表的并行接口技術(shù)，已不能滿足日益增長高速數(shù)據(jù)的傳輸要求。2.以Serdes接口為主的串行通信技術(shù)逐步成為一種通用的高速IO接口標準。意義：半導體的技術(shù)的高度發(fā)展給具有高速Serdes接口芯片測試帶來更加嚴峻的挑戰(zhàn)和迫切要求。對這類芯片測試技術(shù)的研究也就顯得具有現(xiàn)實意義。重慶郵電大學畢業(yè)設(shè)計答辯Gb/s高速IO的應(yīng)用及測試挑戰(zhàn)：挑戰(zhàn)：

1：技術(shù)方面；

2:測試成本：機臺資源，誤碼率測試時間長。重慶郵電大學畢業(yè)設(shè)計答辯論文主要內(nèi)容2V93kGb/s高速IO測試資源重慶郵電大學畢業(yè)設(shè)計答辯V93kGb高速IO測試資源PS3600數(shù)字板卡的功能框圖重慶郵電大學畢業(yè)設(shè)計答辯V93kGb高速IO測試資源PSHX板卡的功能框圖To/fromPinScale3600digitalchannels1differentialchannel>Channelsaredifferential

>Cardhas4diff.channels

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-1driveand1receiveDriveDriveReceiveReceive重慶郵電大學畢業(yè)設(shè)計答辯論文主要內(nèi)容Gb/s高速IO測試LB設(shè)計3重慶郵電大學畢業(yè)設(shè)計答辯被測芯片及其SerdesIP核描述被測芯片P50主要用來驗證TSMC65GP工藝、FlipChip封裝、高速DDR2/DDR3、高速Serdes、高速Memory等關(guān)鍵技術(shù)及IP；PCI-EGen2總線集成兩對Serdes接口，可編程的串行數(shù)據(jù)速率從2.5Gbps到5Gbps，并帶8B/10B的編解碼；PRBS碼流的生成器/校驗器，可用于BIST自測；SERDES帶有低功耗CML緩沖，可以與光收發(fā)器、同軸電纜、屏蔽雙絞線及FR-4類的高速背板連接；可編程的發(fā)送端預加重可改善收端的眼圖開度；

重慶郵電大學畢業(yè)設(shè)計答辯Gb/s高速IO測試LB設(shè)計pogopin的問題傳統(tǒng)pogopin方法，pogo表面諧振現(xiàn)象會限制信號帶寬，當信號帶寬達到一定頻率時，信號會產(chǎn)生比較大的衰減；利用數(shù)個地pogo環(huán)繞信號pogo的方式?？梢援a(chǎn)生一個阻抗可調(diào)的垂直通道，同時，地pogo也為信號pogo的信號提供屏蔽和信號返回路徑的作用；重慶郵電大學畢業(yè)設(shè)計答辯Gb/s高速IO測試LB設(shè)計需要充分考慮LB走線具備足夠范圍的通帶帶寬；連接器、Relay、socket；焊盤、管腳、封裝外殼、綁定線等通孔殘端可造成天線效應(yīng)；PCB材料和疊層結(jié)構(gòu)；

電源完整性問題；BGA引腳下的走線；重慶郵電大學畢業(yè)設(shè)計答辯Loadboard的驗證與評估頂層四層采用Rogers板材，用于Gb/s高速信號走線；其它層采用FR4板材；采用12.2mil線寬，做50阻抗控制；對走線和SMP連接器利用V93k對信號測試通路中額外插入0、5、10、15、20cm長的走線進行測試驗證。30101301033010230104SMPSMPSMPSMPCableLength0cm5cm10cm15cm20cm.LBTrace重慶郵電大學畢業(yè)設(shè)計答辯論文主要內(nèi)容Serdes接口測試方案及數(shù)據(jù)分析4重慶郵電大學畢業(yè)設(shè)計答辯基于ATESerdes接口測試方案重慶郵電大學畢業(yè)設(shè)計答辯基于ATESerdes接口測試內(nèi)容BIST和并行環(huán)回模式功能&參數(shù)①功能測試②DC參數(shù)測試抖動測試①抖動測試②

眼圖測試③

抖動眼圖測試時間&電平測試①AC參數(shù)測試②接收端靈敏度測試重慶郵電大學畢業(yè)設(shè)計答辯基于ATESerdes接口測試測試方法二維的芯片參數(shù)圖形分析方法（SpecSearch）；抖動、眼圖測試Per-Pin結(jié)構(gòu)、Multiport環(huán)境功能參數(shù)測試重慶郵電大學畢業(yè)設(shè)計答辯測試板Loadboard性能驗證圖右上

P50測試板5Gbps速率下Serdes接口連線測試眼圖圖左下demo測試板5Gbps速率下Serdes接口連線測試眼圖圖右下P50測試板3.2Gbps速率下Serdes接口連線測試眼圖重慶郵電大學畢業(yè)設(shè)計答辯測試板Loadboard性能驗證重慶郵電大學畢業(yè)設(shè)計答辯發(fā)送性能測試PLLSerializerRefClkTx+Tx-影響發(fā)送的兩個因素重慶郵電大學畢業(yè)設(shè)計答辯抖動容限測試抖動容限與時鐘恢復電路直接相關(guān)，其測試目的也是驗證接收器的時鐘恢復電路性能，確保能精確地跟蹤低頻抖動。

重慶郵電大學畢業(yè)設(shè)計答辯不同走線方式和模式下抖動眼圖測試分析圖右上Set1發(fā)送端BIST模式下眼圖測試結(jié)果圖左下Set1ParallelLoopback模式下眼圖測試結(jié)果圖右下