模擬ic模塊設(shè)計課件

模擬IC及其模塊設(shè)計

浙大微電子學(xué)院·微納電子研究所

韓雁2017年5月第三講模擬IC及其模塊設(shè)計

浙大微電子學(xué)院·微納電子研究所內(nèi)容IC制造工藝及模擬IC工藝流程模擬IC設(shè)計需要具備的條件模擬IC設(shè)計受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計運算放大器的設(shè)計電壓比較器的設(shè)計壓控振蕩器的設(shè)計過溫保護(hù)電路的設(shè)計欠壓保護(hù)電路的設(shè)計2023/7/31浙大微電子2/34內(nèi)容IC制造工藝及模擬IC工藝流程2023/7/30浙大微電內(nèi)容IC制造工藝及模擬IC工藝流程模擬IC設(shè)計需要具備的條件模擬IC設(shè)計受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計運算放大器的設(shè)計電壓比較器的設(shè)計壓控振蕩器的設(shè)計過溫保護(hù)電路的設(shè)計欠壓保護(hù)電路的設(shè)計2023/7/31浙大微電子3/34內(nèi)容IC制造工藝及模擬IC工藝流程2023/7/30浙大微電1、IC制造工藝及模擬IC工藝流程IC制造工藝數(shù)字IC電路（CMOS工藝）模擬IC電路（Bipolar工藝、CMOS工藝）數(shù)模混合信號IC電路（CMOS、BiCMOS工藝）功率IC電路（BCD工藝，SOI工藝）ASIC制造常用工藝（um）標(biāo)準(zhǔn)CMOS工藝(0.5,0.35,0.18,0.13,65nm)2023/7/31浙大微電子4/341、IC制造工藝及模擬IC工藝流程IC制造工藝2023/7/Bipolar/CMOS/DMOS/SOI工藝

CMOSDMOSSOIBipolar2023/7/31浙大微電子5/34Bipolar/CMOS/DMOS/SOI工藝1、IC制造的基本工藝流程1、P阱(或N阱)2、有源區(qū)(制作MOS晶體管的區(qū)域)3、N-場注入(調(diào)整P型MOS管場區(qū)的雜質(zhì)濃度,減小寄生效應(yīng))4、P-場注入(調(diào)整N型MOS管場區(qū)的雜質(zhì)濃度,減小寄生效應(yīng))5、多晶硅柵(MOS管的柵極或稱門極)6、N+注入(形成N型MOS管的源漏區(qū))7、P+注入(形成P型MOS管的源漏區(qū)) 8、引線孔(金屬鋁與硅片的接觸孔)9、一鋁(第一層金屬連線)10、通孔(兩層金屬鋁線之間的接觸孔)11、二鋁(第二層金屬連線)12、壓焊塊(輸入、輸出引線壓焊盤)2023/7/31浙大微電子6/341、IC制造的基本工藝流程1、P阱(或N阱)2023/7/2、模擬IC設(shè)計需要具備的條件

電路設(shè)計軟件及模型電路圖繪制軟件（SchematicCapture）電路仿真驗證軟件（SPICE）器件工藝模型（SPICEMODEL）************************

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****************2023/7/31浙大微電子7/342、模擬IC設(shè)計需要具備的條件電路設(shè)計軟件及模型***某IC制造公司提供的SPICEModel（NMOS）*NMOS(NML7).MODEL&1NMOSLEVEL=1VTO=0.7KP=1.8E-5TOX=7E-8LD=1.0E-6XJ=1.0E-6UO=320&GAMMA=0.83PMI=0.695RD=27RS=27&CBD=7.8E-14CBS=7.8E-14PB=0.74CGSO=5.9E-10CGDO=5.9E-10&

CGBO=9.9E-9MJ=0.33LAMBDA=0.016TPG=-1IS=1.0E-15*END2023/7/31浙大微電子8/34某IC制造公司提供的SPICEModel（NMOS）*某IC制造公司提供的SPICEModel（NMOS）*NMOS(NML7).MODEL&1NMOSLEVEL=1VTO=0.7KP=1.8E-5TOX=7E-8LD=1.0E-6XJ=1.0E-6UO=320&GAMMA=0.83PMI=0.695RD=27RS=27&

CBD=7.8E-14CBS=7.8E-14PB=0.74CGSO=5.9E-10CGDO=5.9E-10&

CGBO=9.9E-9MJ=0.33LAMBDA=0.016TPG=-1IS=1.0E-15*END2023/7/31浙大微電子9/34某IC制造公司提供的SPICEModel（NMOS）*模擬IC設(shè)計需要具備的條件（續(xù)）

版圖設(shè)計軟件及驗證文件版圖繪制軟件(Virtuso)設(shè)計規(guī)則檢查軟件(DRC)版圖-電路圖一致性檢查(LVS)寄生參數(shù)提取軟件(Extracter)后三項軟件需要的規(guī)則文件************************

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****GND2023/7/31浙大微電子10/34模擬IC設(shè)計需要具備的條件（續(xù)）版圖設(shè)計軟件及驗證文所需DRC規(guī)則文件(DesignRuleCheck)ivIf(switch("drc?")then

；條件轉(zhuǎn)移語句，選擇是否運行drcdrc(nwellwidth<4.8"1.a:Minnwellwidth=4.8")；檢查N阱寬度是否小于4.8umdrc(nwellsep<1.8"1.b:Minnwelltonwellspacing=1.8")；檢查N阱之間的最小間距是否小于1.8umdrc(nwellndiffenc<0.6"1.c:nwellenclosurendiff=0.6")；檢查N阱過覆蓋N擴(kuò)散區(qū)是否大于0.6umdrc(nwellpdiffenc<1.8"1.d:nwellenclosurepdiff=1.8")；檢查N阱過覆蓋P擴(kuò)散區(qū)是否大于1.8umsaveDerived(geomAndNot(pgatenwell)"1.e:pmosdevicemustbeinnwell"))；檢查pmos是否在N阱內(nèi)

2023/7/31浙大微電子11/34所需DRC規(guī)則文件(DesignRuleCheck)iv所需LVS驗證文件(LayoutVersusSch.)lvsRules(procedure(compareMOS(layPlist,schPlist)；比較MOS管的屬性prog(()if(layPlist->w!=nil&&schPlist->w!=nilthen

if(layPlist->w!=schPlist->wthensprintf(errorW,"Gatewidthmismatch:%gulayoutto%guschematic",float(layPlist->w),float(schPlist->w))return(errorW)))if(layPlist->l!=nil&&schPlist->l!=nilthen

if(layPlist->l!=schPlist->lthensprintf(errorL,"Gatelengthmismatch:%gulayoutto%guschematic",float(layPlist->l),float(schPlist->l))return(errorL)))return(nil)))2023/7/31浙大微電子12/34所需LVS驗證文件(LayoutVersusSch.)l所需Extract（寄生）器件、參數(shù)提取文件drcExtractRules(ivIf(switch("extract?")then；定義識別層:

ngate=geomAnd(ndiffpoly)pgate=geomAnd(pdiffpoly)；提取器件:extractDevice(pgatepoly("G")psd("S""D")"pmosivpcell")extractDevice(ngatepoly("G")nsd("S""D")"nmosivpcell")2023/7/31浙大微電子13/34所需Extract（寄生）器件、參數(shù)提取文件drcExtr3、模擬IC設(shè)計受非理想因素的影響（1）PVT的影響P(制造工藝)ttffsssffs五個工藝角V(工作電壓)偏差士10%T(環(huán)境溫度)民品（0°-75°C）工業(yè)用品（-40°-85°C）軍品（-55°-125°C）以上所有的情況都要進(jìn)行仿真！N+N+P2023/7/31浙大微電子fssNMOSfPMOSttfffssssfVt1>Vt214/343、模擬IC設(shè)計受非理想因素的影響（1）PVT的模擬IC設(shè)計受非理想因素的影響（2）寄生電感電容電阻的影響連線寄生電阻互感結(jié)電容、連線電容（線間、對地）2023/7/31浙大微電子15/34模擬IC設(shè)計受非理想因素的影響（2）寄生電感電容電阻的影響2高性能模擬IC設(shè)計需要的步驟

后仿真（所有的PVT都要仿）版圖設(shè)計完成及寄生參數(shù)提取后的電路仿真對電路的頻率特性有影響對需要精細(xì)偏置的電路有影響GND2023/7/31浙大微電子16/34高性能模擬IC設(shè)計需要的步驟后仿真（所有的PVT都要內(nèi)容模擬IC制造的工藝流程模擬IC設(shè)計需要具備的條件模擬IC設(shè)計受非理想因素的影響帶隙基準(zhǔn)源的設(shè)計運算放大器的設(shè)計電壓比較器的設(shè)計壓控振蕩器的設(shè)計過溫保護(hù)電路的設(shè)計欠壓保護(hù)電路的設(shè)計2023/7/31浙大微電子17/34內(nèi)容模擬IC制造的工藝流程2023/7/30浙大微電子17/4、帶隙基準(zhǔn)源的設(shè)計

推導(dǎo)公式如下：

令：I1=I2=I32023/7/31浙大微電子18/344、帶隙基準(zhǔn)源的設(shè)計推導(dǎo)公式如下：令：I1=I2帶隙基準(zhǔn)源溫度特性2023/7/31浙大微電子19/34帶隙基準(zhǔn)源溫度特性2023/7/30浙大微電子19/34帶隙基準(zhǔn)源輸出與電源電壓關(guān)系2023/7/31浙大微電子20/34帶隙基準(zhǔn)源輸出與電源電壓關(guān)系2023/7/30浙大微電子2帶隙基準(zhǔn)源電源抑制比2023/7/31浙大微電子21/34帶隙基準(zhǔn)源電源抑制比2023/7/30浙大微電子21/345、運算放大器的設(shè)計(差模輸入輸出)2023/7/31浙大微電子22/345、運算放大器的設(shè)計(差模輸入輸出)2023/7/30浙大微帶有共模反饋的運算放大器兩級放大，共源共柵輸入，共模反饋，Miller電容零極點補償2023/7/31浙大微電子23/34帶有共模反饋的運算放大器兩級放大，共源共柵輸入，共模反饋，運放的直流增益、

單位增益帶寬與相位裕度2023/7/31浙大微電子24/34運放的直流增益、

單位增益帶寬與相位裕度2023/7/30浙6、電壓比較器的設(shè)計要求有較高的靈敏度。通常把比較器能有效比較的最低電平值定義為靈敏度。要求有較高的響應(yīng)速度。比較信號到位到比較結(jié)果輸出的時間定義為響應(yīng)時間，它和轉(zhuǎn)換速率及增益帶寬有關(guān)。要求有良好的參數(shù)一致性。受工藝漲落影響要?。恳慌蔚碾x散性要小）2023/7/31浙大微電子25/346、電壓比較器的設(shè)計要求有較高的靈敏度。2023/7/30浙比較器的性能參數(shù)靈敏度輸入失調(diào)電壓輸入共模范圍輸入偏置電流輸出驅(qū)動電流輸出電壓工作電壓靜態(tài)電流（功耗）輸出上升時間，輸出下降時間，輸出延遲時間芯片面積指標(biāo)實例：<100nSdelaywith5mVoverdrive<1uAcurrentconsumptionoperatingvoltageof5VRailtoRailOutputsVDD

VSS2023/7/31浙大微電子26/34比較器的性能參數(shù)靈敏度指標(biāo)實例：VDDVSS2023/7/比較器及脈寬調(diào)制（PWM）原理2023/7/31浙大微電子27/34比較器及脈寬調(diào)制（PWM）原理2023/7/30浙大微電子2PWM電路2023/7/31浙大微電子28/34PWM電路2023/7/30浙大微電子28/347、壓控振蕩器(VCO)的設(shè)計

電感L0和電容C0構(gòu)成基本諧振腔M1、M2為諧振腔提供能量控制信號CW0和CW1（0/0.8V）控制開關(guān)電容陣列，提供頻率粗調(diào)（頻寬，150MHz）控制信號Vctrl(0-0.8V)控制變?nèi)莨芴峁╊l率細(xì)調(diào)VDD=0.5V

2023/7/31浙大微電子29/347、壓控振蕩器(VCO)的設(shè)計電感L0和電容C0構(gòu)成基本諧8、過溫保護(hù)電路的設(shè)計

125℃對應(yīng)的Q1的BE結(jié)導(dǎo)通電壓為0.45V85℃對應(yīng)的Q1的BE結(jié)導(dǎo)通電壓為0.53V0.45V0.53VVBQ1=I1(R1+R2)=0.53VVBQ1=I1(R1+R2//RQ2)=0.45V高溫:Q1通、Q2止，低溫:Q1止、Q2通，0.45V0.53V2023/7/31浙大微電子30/348、過溫保護(hù)電路的設(shè)計125℃對應(yīng)的Q1的BE結(jié)導(dǎo)通電8、過溫保護(hù)電路的設(shè)計(II)

2023/7/31浙大微電子31/348、過溫保護(hù)電路的設(shè)計(II)2023/7/30浙大微電子9、欠壓保護(hù)電路的設(shè)計（4.7-5.7V）

當(dāng)電路初啟時，Vc增大，當(dāng)Vc>=5.7V時，Va大于基準(zhǔn)電壓，使比較器C2輸出低電平。Vb也大于基準(zhǔn)電壓，使比較器C1輸出高電平。經(jīng)RS觸發(fā)器等邏輯電路后輸出高電平。電路進(jìn)入正常工作狀態(tài)。當(dāng)Vc低于設(shè)定下限4.7V時，Vb小于基準(zhǔn)電壓。Va也小于基準(zhǔn)電壓，那么C2輸出為高電平，C1輸出為低電平。這時，RS觸發(fā)器等邏輯電路輸出低電平，關(guān)斷內(nèi)部供電電路以及輸出電路，起到欠壓保護(hù)作用。

2023/7/31浙大微電子電路一旦進(jìn)入正常工作狀態(tài)，將應(yīng)該允許工作電壓有一個適當(dāng)?shù)牟▌臃秶?.7-5.7V.32/34Vr9、欠壓保護(hù)電路的設(shè)計（4.7-5.7V）當(dāng)電路初啟時，V求各電阻及Vr的設(shè)計值列方程：5.7R3/(R1+R2+R3)>Vr（1）

4.7（R2+R3）/(R1+R2+R3)<Vr（2）即4.7（R2+R3）/(R1+R2+R3)<Vr<5.7R3/(R1+R2+R3)（3）亦即4.7（R2+R3）<5.7R3得4.7R2<R3（或R3>4.7R2）（4）若令：R2=R1=1K,R3=5K,

則（3）式變?yōu)椋海?.7*6）/7<Vr<（5.7*5）/7即4.03<Vr<4.07