存儲器及其組成設計

存儲器及其組成設計第1頁，課件共44頁，創(chuàng)作于2023年2月

在現(xiàn)代計算機中,存儲器處于全機中心地位3.1概述存儲器運算器控制器輸入輸出第2頁，課件共44頁，創(chuàng)作于2023年2月復習：存儲器各個概念之間的關系單元地址00…0000…01........XX…XX存儲單元存儲元存儲體第3頁，課件共44頁，創(chuàng)作于2023年2月1.

存儲容量（MemoryCapacity）

存儲器由若干“存儲單元”組成，每一單元存放一個“字節(jié)”的信息1字節(jié)（Byte)即為8位二進制數(shù)2字節(jié)即為1個“字”(word)4字節(jié)即為1個“雙字”(Dword)1K容量為1024個單元

1M=1024K=1024*1024單元

1G=1024M1T=1024G10000101一.計算機系統(tǒng)存儲器的主要性能指標第4頁，課件共44頁，創(chuàng)作于2023年2月2.存取時間（MemoryAccessTime）

3．存儲周期

(MemoryCycleTime)

4．可靠性（Reliability）5．功耗與集成度（PowerLossandIntegrationLevel）

6．性能價格比(CostPerformance)

7．存取寬度(AccessWidth)

第5頁，課件共44頁，創(chuàng)作于2023年2月二.存儲器分類:1.按存儲介質(zhì)分

半導體存儲器：用半導體器件組成的存儲器。磁表面存儲器：用磁性材料做成的存儲器。2.按存儲方式分

隨機存儲器：任何存儲單元的內(nèi)容都能被隨機存取，且存取時間和存儲單元的物理位置無關。順序存儲器：只能按某種順序來存取，存取時間和存儲單元的物理位置有關。第6頁，課件共44頁，創(chuàng)作于2023年2月3.按存儲器的讀寫功能分

只讀存儲器(ROM)：存儲的內(nèi)容是固定不變的，只能讀出而不能寫入的半導體存儲器。隨機讀寫存儲器(RAM)：既能讀出又能寫入的半導體存儲器。4.按信息的可保存性分

非永久記憶的存儲器：斷電后信息即消失的存儲器。永久記憶性存儲器：斷電后仍能保存信息的存儲器。5.按在計算機系統(tǒng)中的作用分

根據(jù)存儲器在計算機系統(tǒng)中所起的作用，可分為:

主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。第7頁，課件共44頁，創(chuàng)作于2023年2月

半導體存儲器

只讀

存儲器

ROM

隨機讀寫存儲器RAM

掩膜ROM

可編程ROM（PROM

）

可擦除ROM（EPPROM

）

電擦除ROM（E2PROM

）

靜態(tài)RAM（SRAM

）

動態(tài)RAM（DRAM

）

半導體存儲器第8頁，課件共44頁，創(chuàng)作于2023年2月內(nèi)存條:由于動態(tài)RAM集成度高，價格較便宜，在微機系統(tǒng)中使用的動態(tài)RAM組裝在一個條狀的印刷板上。系統(tǒng)配有動態(tài)RAM刷新控制電路，不斷對所存信息進行“再生”。1.RAM：隨機存儲器,是“內(nèi)存”的重要組成部分，CPU執(zhí)行指令可對其進行“讀”、“寫”操作。靜態(tài)RAM：集成度低，信息穩(wěn)定，讀寫速度快。動態(tài)RAM：集成度高，容量大，缺點是信息存儲不穩(wěn)定，只能保持幾個毫秒，為此要不斷進行“信息再生”，即進行“刷新”操作。第9頁，課件共44頁，創(chuàng)作于2023年2月2.ROM:只讀存儲器，所存信息只能讀出,不能寫入。

缺點不能重寫只能一次性改寫只讀存儲器

掩模式

(ROM)一次編程(PROM)

多次編程(EPROM)(EEPRPM)

定義數(shù)據(jù)在芯片制造過程中就確定

用戶可自行改變產(chǎn)品中某些存儲元可以用紫外光照射或電擦除原來的數(shù)據(jù)，然后再重新寫入新的數(shù)據(jù)

優(yōu)點

可靠性和集成度高，價格便宜

可以根據(jù)用戶需要編程

可以多次改寫ROM中的內(nèi)容閃速存儲器Flashmemory第10頁，課件共44頁，創(chuàng)作于2023年2月4.高速緩沖存儲器Cache:Cache位于CPU與主存儲器之間，由高速靜態(tài)RAM組成。容量較小，為提高整機的運行速度而設置,應用程序不能訪問Cache，CPU內(nèi)部也有Cache。3.ROM/EPROM在微機系統(tǒng)中的應用:

存放“基本輸入/輸出系統(tǒng)程序”(簡稱BIOS)。

BIOS是計算機最底層的系統(tǒng)管理程序,操作系統(tǒng)和用戶程序均可調(diào)用。第11頁，課件共44頁，創(chuàng)作于2023年2月5.閃速存儲器什么是閃速存儲器？FlashMemory

閃速存儲器是一種高密度、非易失性的讀/寫半導體存儲器，它突破了傳統(tǒng)的存儲器體系，改善了現(xiàn)有存儲器的特性。特點：固有的非易失性(2)廉價的高密度(3)可直接執(zhí)行(4)固態(tài)性能第12頁，課件共44頁，創(chuàng)作于2023年2月

閃速存儲器的工作原理電擦除和重新編程能力閃速存儲器是在EPROM功能基礎上增加了電路的電擦除和重新編程能力。28F256A引入一個指令寄存器來實現(xiàn)這種功能。其作用是：

(1)保證TTL電平的控制信號輸入；

(2)在擦除和編程過程中穩(wěn)定供電；

(3)最大限度的與EPROM兼容。第13頁，課件共44頁，創(chuàng)作于2023年2月?

采用并行操作方式---雙端口存儲器

芯片技術研究開發(fā)高性能芯片技術，如：DRAMFPMDEDOEDRAMCDRAMSDRAMRambusDRAM。6.高速存儲器?

采用并行主存儲器,提高讀出并行性---多模塊交叉存儲器?

主存儲器采用更高速的技術來縮短存儲器的讀出時間---相聯(lián)存儲器(2)結構技術

由于CPU和主存儲器在速度上不匹配，限制了高速計算。為了使CPU不至因為等待存儲器讀寫操作的完成而無事可做，可以采取一些加速CPU和存儲器之間有效傳輸?shù)奶厥獯胧５?4頁，課件共44頁，創(chuàng)作于2023年2月1.存儲體?

一個基本存儲電路只能存儲一個二進制位。?

將基本的存儲電路有規(guī)則地組織起來，就是存儲體。?

存儲體又有不同的組織形式：將各個字的同一位組織在一個芯片中，如：811816K*1（DRAM）將各個字的4位組織在一個芯片中，如：21141K*4（SRAM）將各個字的8位組織在一個芯片中，如：61162K*8（SRAM）。2.外圍電路

為了區(qū)別不同的存儲單元，就給他們各起一個號——給于不同的地址，以地址號來選擇不同的存儲單元。

——于是電路中要有地址譯碼器、I/O電路、片選控制端CS、輸出緩沖器等外圍電路三.存儲器（芯片）結構與存儲原理第15頁，課件共44頁，創(chuàng)作于2023年2月故：存儲器（芯片）=存儲體+外圍電路第16頁，課件共44頁，創(chuàng)作于2023年2月

3.存儲原理小園點：存儲空間，每一個都有一個唯一的地址線同它相連（bit)地址譯碼器：接收到地址總線送來的地址數(shù)據(jù)之后，它會根據(jù)這個數(shù)據(jù)定位CPU想要調(diào)用的數(shù)據(jù)所在的位置，然后數(shù)據(jù)總線就會把其中的數(shù)據(jù)傳送到CPU第17頁，課件共44頁，創(chuàng)作于2023年2月4.地址譯碼

單譯碼方式——適用于小容量存儲器中，只有一個譯碼器。第18頁，課件共44頁，創(chuàng)作于2023年2月雙譯碼方式——地址譯碼器分成兩個，可減少選擇線的數(shù)目。例：1024*1的存儲器第19頁，課件共44頁，創(chuàng)作于2023年2月5.驅(qū)動器

雙譯碼結構中，在譯碼器輸出后加驅(qū)動器，驅(qū)動掛在各條X方向選擇線上的所有存儲元電路。6.I/O電路

處于數(shù)據(jù)總線和被選用的單元之間，控制被選中的單元讀出或?qū)懭?，放大信息。?0頁，課件共44頁，創(chuàng)作于2023年2月7.片選

在地址選擇時，首先要選片,只有當片選信號有效時，此片所連的地址線才有效。第21頁，課件共44頁，創(chuàng)作于2023年2月8.輸出驅(qū)動電路

為了擴展存儲器的容量，常需要將幾個芯片的數(shù)據(jù)線并聯(lián)使用；另外存儲器的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)都放在雙向的數(shù)據(jù)總線上。這就用到三態(tài)輸出緩沖器。第22頁，課件共44頁，創(chuàng)作于2023年2月8.一個實際的靜態(tài)RAM的例子——Intel2114存儲器芯片1024*4的存儲器——4096個基本存儲單元，排成64*64的矩陣，需10根地址線尋址。

X譯碼器輸出64根選擇線，分別選擇1-64行，

Y譯碼器輸出16根選擇線，分別選擇1-16列控制各列的位線控制門。寫允許片選第23頁，課件共44頁，創(chuàng)作于2023年2月16M容量的存儲器地址范圍：000000H～FFFFFFH

由24根地址線提供地址碼。1M容量的存儲器地址范圍：00000H～FFFFFH

由20根地址線提供地址碼。四.存儲器的讀寫操作:

系統(tǒng)為每一單元編排一個地址，地址碼為二進制數(shù)，習慣上寫成16進制。1.存儲器容量由地址線“寬度”決定：4G容量的存儲器地址范圍：0000,0000H～FFFF,FFFFH

由32根地址線提供地址碼。第24頁，課件共44頁，創(chuàng)作于2023年2月例：容量為8KB（213B）的存儲器地址范圍：0000H～1FFFH，由13根地址線提供地址。A11A12A00000H0001H1FFFH地址譯碼器讀寫控制電路存儲體存儲器讀寫命令

數(shù)據(jù)線D0-D8地址線2.存儲器讀寫示意:

第25頁，課件共44頁，創(chuàng)作于2023年2月讀存儲器過程某一存儲單元的內(nèi)容送往CPU數(shù)據(jù)線。CPU通過地址線發(fā)出地址；由地址譯碼器對地址進行“翻譯”,選中某一存儲單元；CPU發(fā)出存儲器讀命令,0000H存儲器CPU地址線

A12A01FFFH

地址譯碼器讀寫控制電路

CPU控制線

數(shù)據(jù)線CPU數(shù)據(jù)線

A110001H89H存儲器讀命令10010001101001234H89H第26頁，課件共44頁，創(chuàng)作于2023年2月寫存儲器過程0000H存儲器CPU地址線

A12A01FFFH

地址譯碼器讀寫控制電路

CPU控制線

數(shù)據(jù)線CPU數(shù)據(jù)線

A110001HCPU通過地址線發(fā)出地址，并把數(shù)據(jù)放到數(shù)據(jù)線上；110100011010136HCPU發(fā)出存儲器寫命令；存儲器寫命令由地址譯碼電路對地址線進行“翻譯”,“選中”某一單元；1A35H89H把數(shù)據(jù)線信息送入選中的存儲單元。36H第27頁，課件共44頁，創(chuàng)作于2023年2月3.2微型計算機系統(tǒng)中的存儲器組織

現(xiàn)代計算機中的存儲器處于全機中心地位

容量大，速度快，成本低?為解決三者之間的矛盾，目前通常采用多級存儲器體系結構，即使用高速緩沖存儲器、主存儲器和外存儲器。?對存儲器的要求是：

寄存器Cache主存儲器輔助存儲器第28頁，課件共44頁，創(chuàng)作于2023年2月

名稱

高速緩沖存儲器

主存儲器

外存儲器

簡稱Cache

主存

外存用途

高速存取指令和數(shù)據(jù)

存放計算機運行期間的大量程序和數(shù)據(jù)

存放系統(tǒng)程序和大型數(shù)據(jù)文件及數(shù)據(jù)庫特點

存取速度快，但存儲容量小存取速度較快，存儲容量不大存儲容量大，位成本低，速度慢存儲器的用途和特點第29頁，課件共44頁，創(chuàng)作于2023年2月存儲器的基本組織(1)與CPU的連接

主要是

地址線、控制線、數(shù)據(jù)線

的連接。(2)多個芯片連接

設計的存儲器容量與實際提供的存儲器多有不符。實際使用時，需進行字和位擴展(多個芯片連接），組成所需要的實際的存儲器例如：存儲器容量為8K×8，若選用2114芯片(1K×4)，則需要：第30頁，課件共44頁，創(chuàng)作于2023年2月A0A12D0D7位擴展法

只加大字長，而存儲器的字數(shù)與存儲器芯片字數(shù)一致,對片子沒有選片要求。用8k*1的片子組成8k*8的存儲器需8個芯片地址線——需13根數(shù)據(jù)線——8根控制線——WR接存儲器的WE

第31頁，課件共44頁，創(chuàng)作于2023年2月2:416K816K816K816K8字擴展法用16K8位的芯片組成64K8位的存儲器需4個芯片地址線——共需16根片內(nèi)：(214=16384)14根，選片：2根數(shù)據(jù)線——8根控制線——WE第32頁，課件共44頁，創(chuàng)作于2023年2月最低地址最高地址C000FFFF00,0000,0000,000011,1111,1111,111111114最低地址最高地址8000BFFF00,0000,0000,000011,1111,1111,111110103最低地址最高地址40007FFF00,0000,0000,000011,1111,1111,111101012最低地址最高地址00003FFF00,0000,0000,000011,1111,1111,111100001說明總地址片內(nèi)A13A12……..A1A0選片A15A14地址片號地址空間分配表第33頁，課件共44頁，創(chuàng)作于2023年2月CPU用1k4的存儲器芯片2114組成2k8的存儲器字位同時擴展法第34頁，課件共44頁，創(chuàng)作于2023年2月例：有若干片1K×8位的SRAM芯片，采用字擴展方法構成4KB存儲器，問：

(1)需要多少片RAM芯片？

(2)該存儲器需要多少地址位？

(3)畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ和R/W#。

(4)給出地址譯碼器的邏輯表達式。第35頁，課件共44頁，創(chuàng)作于2023年2月*ramsel0=A11A10*MREQramsel1=A11*A10*MREQramsel2=A11*A10*MREQramsel3=A11*A10*MREQ解：(1)需要4K/1K=4片SRAM芯片；

(2)存儲器容量4KB，需要12條地址線

(3)譯碼器的輸出信號邏輯表達式為：

ramsel32-4譯碼ramsel2ramsel1ramsel0A11~A10A11~A0A9~A0OEMREQR/W#CPUD7~D0D7~D0D7~D0D7~D0D7~D0WE*

A

CE1K×8WE*

A

CE1K×8WE*

A

CE1K×8DWE*

A

CE1K×8DDD第36頁，課件共44頁，創(chuàng)作于2023年2月例設有若干片256K×8位的SRAM芯片，問：

(1)采用字擴展方法構成2048KB的存儲器需要多少片SRAM芯片？

(2)該存儲器需要多少字節(jié)地址位？

(3)畫出該存儲器與CPU連接的結構圖，設CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。第37頁，課件共44頁，創(chuàng)作于2023年2月解：(1)該存儲器需要2048K/256K=8片SRAM芯片；

(2)需要21條地址線，因為221=2048K，其中高3位用于芯片選擇，低18位作為每個存儲器芯片的地址輸入。

(3)該存儲器與CPU連接：

ramsel73-8譯碼ramsel2ramsel1ramsel0…A20-18A20-0A17-0OE#MREQ#R/W#CPUD7~D0D7~D0D7~D0D7~D0D7~D0WEACE256K×8DWEACE256K×8DWEACE256K×8DWEACE256K×8D第38頁，課件共44頁，創(chuàng)作于2023年2月2.存儲器舉例CPU的地址總線16根(A15—A0，A0為低位)；雙向數(shù)據(jù)總線8根(D7—D0)，控制總線中與主存有關的信號有：

MREQ，R/W。主存地址空間分配如下：

0—8191為系統(tǒng)程序區(qū)，由只讀存儲芯片組成；

8192—32767為用戶程序區(qū)；最后(最大地址)2K地址空間為系統(tǒng)程序工作區(qū)。

現(xiàn)有如下存儲器芯片：

EPROM：8K×8位(控制端僅有CS);SRAM：16K×1位，2K×8位，4K×8位，8K×8位.第39頁，課件共44頁，創(chuàng)作于2023年2月解：(1)主存地址空間分布如圖所示。16根地址線尋址——64K0000~FFFFH(65535)EPROM：8K×8位SRAM：16K×1位，2K×8位，4K×8位，8K×8位.00001FFF20007FFFF800FFFF63488請從上述芯片中選擇適當芯片設計該計算機主存儲器，畫出主存儲器邏輯框圖，注意畫出選片邏輯(可選用門電路及3∶8譯碼器74LS138)與CPU的連接，說明選哪些存儲器芯片，選多少片。第40頁，課件共44頁，創(chuàng)作于2023年2月(2)連接電路片內(nèi)尋址：8K芯片——片內(nèi)13根A12~A02K芯片——片內(nèi)11根A10~A0片間尋址：前32KA15A14A13

000001

010011最后2K111加A12A11

1100001FFF20003FFF60007FFFF