一種可編程全數(shù)字鎖相環(huán)路實現(xiàn)

規(guī)模、速數(shù)字的發(fā)展及計算機的普遍應(yīng)用，出現(xiàn)了全數(shù)字鎖相環(huán)路。 EPFl0K10TCl44-3設(shè)計一種無線通信實驗系統(tǒng)的FSK、DPSK、QAM調(diào)制解調(diào)10％FPGA所設(shè)計的全數(shù)字鎖相環(huán)路的結(jié)構(gòu)如圖1所示。其中，數(shù)字鑒相器由異或門控制器I／D和模N計數(shù)器組成?？赡嬗嫈?shù)器和加／減脈沖控制器的時鐘頻率分晶振電路產(chǎn)生，它經(jīng)模H計數(shù)器分頻后得到2Nf0的時鐘頻率。異或門鑒相器用于比較輸入信號IN64與數(shù)控振蕩器輸出信號OUT64的相位差，其輸出信號ud作為可逆計數(shù)器的計數(shù)方向控制信號。當ud為低電平時，可逆計數(shù)器作“加”計數(shù)；反之，可逆計數(shù)器作“減”計數(shù)。當環(huán)路鎖定時，IN64和OUT64正交，鑒相器的輸出信號ud為50％占空比的 產(chǎn)生進位或借位脈沖。這時，加／減脈沖控制器只對頻率為2Nf0的時鐘進行二“加”控制端，該控制器便在二分頻過程中加入半個時鐘周期；反之，若ud為，可逆計數(shù)器進行減計數(shù)，并產(chǎn)生借位脈沖作用到加／減脈沖控制器的OUT64，它的相位不斷受到調(diào)整控制，最終達到鎖定狀態(tài)。最后只要對OUT64進416kHz的輸出信號OUTl6，對加／減脈沖控制器的輸出進行P分頻就能得到56kHz的輸出信號OUT56。該全數(shù)字鎖相環(huán)的三個輸出信號的頻率分別為64kHz、56kHz16kHz，經(jīng)過計算可確定鎖相環(huán)的參數(shù)M、N和P。設(shè)H=8，因為Mf0＝14336kHz=4×4×2×7×64kHz，故M=4×4×2×7=224。因為2Nf0＝Mf0／數(shù)字鑒相器由異或門構(gòu)成，并使用VHDL語言編程來實現(xiàn)。異或鑒相器比較器Qud50％的此時的絕對相位差為90°，因此異或鑒相器相位差極限為±90°。數(shù)字環(huán)路濾波器由變模可逆計數(shù)器Qudj＝0，Q對時鐘Mf0進行“加”計數(shù)；當j＝1，Q對時鐘Mf0Kd0001～111023～216。數(shù)字環(huán)路濾波器VHDL語言編程實現(xiàn)，其程序如下：libraryuseuseieee．std_logic_unsigned．a(chǎn)ll；entitycount_zjisport(clkl，j，Kd，Kc，Kb，Ka，en：instd_logic；DEC：outstd_logic)；Endcount_zj；architecturebehaveOfeonnt_zjsignalcq，k，mo，k2，mo2，cql：std_logic_vector(16downto0)；signalcaol，cao2，caoll，cao22，caolll，cao222：std_logic；signalinstruction，aa，q1，q2：std_lOgic_vector(3downto0)；instruction<=Kd&Kc&Kb&Ka；withinstructionselectmo<＝“00000000000000111”whenothers；withaaselect“00000000000000111”whenothels；if(clkl’eventandclkl＝‘1’)thenk<＝k2<＝mo+1；if(ell＝‘0’)thencq<＝cao1<＝‘1’；cao2<＝‘0’；cq<＝(others=>‘0’)；elSecao2<＝‘0’；cq<＝cq+‘1’；cql<＝cql+‘1’；endif；cao2<＝‘1’；cql<elSecao1<＝‘O’；endif；endif；endif；endendprocess；cao111<=cao11orif(clkl’eventandclkl＝‘1’)thenif(cao111＝‘1’)thenca011<＝‘1’；if(q1＝“1111”)thencao11<＝‘O’；elSeq1<＝q1＋‘1’；endif；endif；endendprocess；cao222<=cao22orcao2；if(clkl’eventandclkl＝‘1’)thencao22<＝‘1’；if(q2＝“1111”)thencao22<＝‘0’；e1Seq2<＝q2+‘1’；endif；eHdif；endendendbehave；數(shù)控振蕩器采用加／減脈沖控制器I／DN可逆計數(shù)器QK 加／減脈沖控制器I／D 經(jīng)模N計數(shù)器分頻后，鎖相環(huán)路的輸出信號OUT64的頻率為： 環(huán)路處于鎖定狀態(tài)時，環(huán)路輸出頻率fouT64必定和輸入信號的頻率fIN64相等，但同時存在一個穩(wěn)態(tài)相位誤差。由式(3)可得：Φe(∞)＝ 值得注意的是，即使環(huán)路在鎖定