FPGA設(shè)計時序收斂-上海-20070725-王巍

FPGA設(shè)計時序收斂天津工業(yè)大學(xué)-Xilinx

王巍

wangweibit@163.com2007年Xilinx聯(lián)合實驗室主任會議主要內(nèi)容時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE9/8/20232提高設(shè)計的工作頻率通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。獲得正確的時序分析報告FPGA設(shè)計平臺包含靜態(tài)時序分析工具，可以獲得映射或布局布線后的時序分析報告，從而對設(shè)計的性能做出評估。靜態(tài)時序分析工具以約束作為判斷時序是否滿足設(shè)計要求的標(biāo)準(zhǔn)。指定FPGA引腳位置與電氣標(biāo)準(zhǔn)FPGA的可編程特性使電路板設(shè)計加工和FPGA設(shè)計可以同時進(jìn)行，而不必等FPGA引腳位置完全確定，從而節(jié)省了系統(tǒng)開發(fā)時間。通過約束還可以指定I/O引腳所支持的接口標(biāo)準(zhǔn)和其他電氣特性。附加約束的基本作用9/8/20233周期(PERIOD)指參考網(wǎng)絡(luò)為時鐘的同步元件間的路徑，包括：flip-flop、latch、synchronousRAM等。 周期約束不會優(yōu)化以下路徑：從輸入管腳到輸出管腳之間的路徑純組合邏輯從輸入管腳到同步元件之間的路徑從同步元件到輸出管腳的路徑周期約束路徑示意圖周期約束9/8/20234周期約束是一個基本時序和綜合約束，它附加在時鐘網(wǎng)線上，時序分析工具根據(jù)周期約束檢查與同步時序約束端口（指有建立、保持時間要求的端口）相連接的所有路徑延遲是否滿足要求（不包括PAD到寄存器的路徑）。周期是時序中最簡單也是最重要的含義，其它很多時序概念會因為軟件商不同略有差異，而周期的概念卻是最通用的，周期的概念是FPGA/ASIC時序定義的基礎(chǔ)概念。后面要講到的其它時序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時序公式，可以用周期公式推導(dǎo)。在附加周期約束之前，首先要對電路的時鐘周期有一定的估計，不能盲目上。約束過松，性能達(dá)不到要求，約束過緊，會大大增加布局布線時間，甚至效果相反。周期約束9/8/20235周期約束的計算設(shè)計內(nèi)部電路所能達(dá)到的最高運行頻率取決于同步元件本身的建立保持時間，以及同步元件之間的邏輯和布線延遲。時鐘的最小周期為：

Tperiod=Tcko+Tlogic+Tnet+Tsetup-Tclk_skew

Tclk_skew=Tcd1-Tcd2其中Tcko為時鐘輸出時間，Tlogic為同步元件之間的組合邏輯延遲，Tnet為網(wǎng)線延遲，Tsetup為同步元件的建立時間，Tclk_skew為時鐘信號偏斜。周期約束9/8/20236附加周期約束的一個例子：

NETSYS_CLKPERIOD=10nsHIGH4ns

這個約束將被附加到SYS_CLK所驅(qū)動的所有同步元件上。PERIOD約束自動處理寄存器時鐘端的反相問題，如果相鄰?fù)皆r鐘相位相反，那么它們之間的延遲將被默認(rèn)限制為PERIOD約束值的一半。反相時鐘周期約束問題的例子周期約束9/8/20237偏移約束指數(shù)據(jù)和時鐘之間的約束，偏移約束規(guī)定了外部時鐘和數(shù)據(jù)輸入輸出引腳之間的時序關(guān)系，只用于與PAD相連的信號，不能用于內(nèi)部信號。偏移約束示意圖偏移約束9/8/20238偏移約束優(yōu)化以下時延路徑從輸入管腳到同步元件偏置輸入(OFFSETIN)從同步元件到輸出管腳偏置輸出(OFFSETOUT)為了確保芯片數(shù)據(jù)采樣可靠和下級芯片之間正確的交換數(shù)據(jù)，需要約束外部時鐘和數(shù)據(jù)輸入輸出引腳之間的時序關(guān)系。偏移約束的內(nèi)容的時刻，從而保證與下一級電路的時序關(guān)系。告訴綜合器、布線器輸入數(shù)據(jù)到達(dá)的時刻，或者輸出數(shù)據(jù)穩(wěn)定。偏移約束9/8/20239OFFSET_IN_BEFORE說明了輸入數(shù)據(jù)比有效時鐘沿提前多長時間準(zhǔn)備好，于是芯片內(nèi)部與輸入引腳的組合邏輯延遲就不能大于該時間（上限,最大值），否則將發(fā)生采樣錯誤。OFFSET_IN_AFTER指出輸入數(shù)據(jù)在有效時鐘沿之后多長時間到達(dá)芯片的輸入引腳，也可以得到芯片內(nèi)部延遲的上限。

偏移約束9/8/202310輸入到達(dá)時間計算時序描述

OFFSET_IN_AFTER定義的含義是輸入數(shù)據(jù)在有效時鐘沿之后的Tarrival時刻到達(dá)。即：

Tarrival=Tcko+Toutput+Tlogic

綜合實現(xiàn)工具將努力使輸入端延遲Tinput

滿足以下關(guān)系：

Tarrival+Tinput+Tsetup<Tperiod其中Tinput為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，Tsetup為輸入同步元件的建立時間,Tcko為同步元件時鐘輸出時間。偏移約束9/8/202311例子：假設(shè)Tperiod=20ns，Tcko＝1ns，Toutput＝3ns，Tlogic＝8ns，請給出偏移約束。偏移約束Tarrival=Tcko+Toutput+Tlogic＝12ns，使用OFFSET_IN_AFTER進(jìn)行偏移約束為：

NETDATA_INOFFSET=IN12nsAFTERCLK

也可以使用OFFSET_IN_BEFORE進(jìn)行偏移約束，它們是等價的：

NETDATA_INOFFSET=IN8nsBEFORECLK

9/8/202312OFFSET_OUT_BEFORE指出下一級芯片的輸入數(shù)據(jù)應(yīng)該在有效時鐘沿之前多長時間準(zhǔn)備好。從下一級的輸入端的延遲可以計算出當(dāng)前設(shè)計輸出的數(shù)據(jù)必須在何時穩(wěn)定下來，根據(jù)這個數(shù)據(jù)對設(shè)計輸出端的邏輯布線進(jìn)行約束，以滿足下一級的建立時間要求，保證下一級采樣數(shù)據(jù)穩(wěn)定。OFFSET_OUT_AFTER規(guī)定了輸出數(shù)據(jù)在有效時鐘沿之后多長時間(上限，最大值)穩(wěn)定下來，芯片內(nèi)部的輸出延遲必須小于這個值。偏移約束9/8/202313計算要求的輸出穩(wěn)定時間定義：Tstable=Tlogic+Tinput+Tsetup只要當(dāng)前設(shè)計輸出端的數(shù)據(jù)比時鐘上升沿提前Tstable時間穩(wěn)定下來，下一級就可以正確采樣數(shù)據(jù)。實現(xiàn)工具將會努力使輸出端的延遲滿足以下關(guān)系：

Tcko+Toutput+Tstable<Tperiod這個公式就是Tstable必須要滿足的基本時序關(guān)系，即本級的輸出應(yīng)該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級芯片的采樣穩(wěn)定。偏移約束9/8/202314例子：設(shè)時鐘周期為20ns，后級輸入邏輯延時Tinput為4ns、建立時間Tsetup為1ns，中間邏輯Tlogic的延時為8ns，請給出設(shè)計的輸出偏移約束。答案：OFFSET_OUT_BEFORE偏移約束為：

NETDATA_OUTOFFSET=OUT13ns

BEFORECLKOFFSET_OUT_AFTER約束：

NETDATA_OUTFFSET=OUT

7ns

AFTERCLK

偏移約束9/8/202315Giventhesystemdiagrambelow,whatvalueswouldyouputintheConstraintsEditorsothatthesystemwillrunat100MHz?（Assumenoclockskewbetweendevices）4ns5nsUpstreamDeviceDownstreamDevice偏移約束9/8/202316Path-SpecificTimingConstraintsUsingglobaltimingconstraints(PERIOD,OFFSET,andPAD-TO-PAD)willconstrainyourentiredesignUsingonlyglobalconstraintsoftenleadstoover-constraineddesignsConstraintsaretootightIncreasescompiletimeandcanpreventtimingobjectivesfrombeingmetReviewperformanceestimatesprovidedbyyoursynthesistoolorthePost-MapStaticTimingReportPath-specificconstraintsoverridetheglobalconstraintsonspecifiedpathsThisallowsyoutoloosenthetimingrequirementsonspecificpaths9/8/202317Areasofyourdesignthatcanbenefitfrompath-specificconstraintsMulti-cyclepathsPathsthatcrossbetweenclockdomainsBidirectionalbusesI/OtimingPath-specifictimingconstraintsshouldbeusedtodefineyourperformanceobjectivesandshouldnotbeindiscriminatelyplacedPath-SpecificTimingConstraints9/8/202318Path-SpecificTimingConstraints9/8/202319Path-SpecificTimingConstraints9/8/202320假設(shè)要做一個32位的高速計數(shù)器，由于計數(shù)器的速度取決于最低位到最高位的進(jìn)位延遲，為了提高速度采用了預(yù)定標(biāo)計數(shù)器的結(jié)構(gòu)，也就是把計數(shù)器分成一個小計數(shù)器和一個大計數(shù)器，如圖所示。其中小計數(shù)器是兩位的，大計數(shù)器是30位，它們由同一時鐘驅(qū)動。大計數(shù)器使能端EN受小計數(shù)器進(jìn)位驅(qū)動，小計數(shù)器每4個CLK進(jìn)位一次，使EN持續(xù)有效一個CLK的時間，此時有效時鐘沿到來大計數(shù)器加1?？梢?，小計數(shù)器的寄存器可能每個CLK翻轉(zhuǎn)1次，低位寄存器輸出的數(shù)據(jù)必須在1個CLK內(nèi)到達(dá)高位寄存器的輸入端，即寄存器之間的最大延時為1個CLK。而大計數(shù)器內(nèi)部的寄存器每4個時鐘周期才可能翻轉(zhuǎn)一次，低位寄存器輸出的數(shù)據(jù)在4個CLK內(nèi)到達(dá)高位寄存器的輸入端即可，即寄存器之間的最大延遲為4個CLK，因此降低了計數(shù)器的時序要求，可以實現(xiàn)規(guī)模較大的高速計數(shù)器。預(yù)定標(biāo)計數(shù)器Path-SpecificTimingConstraints9/8/202321約束文件Path-SpecificTimingConstraints9/8/202322UsethePadtoSetupandClocktoPadcolumnstospecifyOFFSETsforallI/Opathsoneachclockdomain.EasiestwaytoconstrainmostI/OpathsHowever,thiscanleadtoanover-constraineddesignUsethePadtoSetupandClocktoPadcolumnstospecifyOFFSETsforeachI/OpinUsethistypeofconstraintwhenonlyafewI/OpinsneeddifferenttimingPath-pinoffsetTimingConstraints9/8/202323FalsepathsConstraintsIfaPERIODconstraintwereplacedonthisdesign,whatdelaypathswouldbeconstrained?Ifthegoalistooptimizetheinputandoutputtimeswithoutconstrainingthepathsbetweenregisters,whatconstraintsareneeded?AssumethataglobalPERIODconstraintisalreadydefined9/8/202324TimingConstraintPriorityFalsepathsMustbeallowedtooverrideanytimingconstraintFROMTHRUTOFROMTOPin-specificOFFSETsGroupOFFSETsGroupsofpadsorregistersGlobalPERIODandOFFSETsLowestpriorityconstraints9/8/202325主要內(nèi)容時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE9/8/202326

設(shè)計完成后，如何判斷一個成功的設(shè)計？設(shè)計是否滿足面積要求---是否能在選定的器件中實現(xiàn)。設(shè)計是否滿足性能要求---能否達(dá)到要求的工作頻率。管腳定義是否滿足要求---信號名、位置、電平標(biāo)準(zhǔn)及數(shù)據(jù)流方向等。時序收斂流程9/8/202327如何判斷設(shè)計適合所選芯片？所選芯片是否有足夠的資源容納更多的邏輯？如果有，有多少？如果適合所選芯片,能否完全成功布通?

手段：查看

MapReport

或者Place&RouteReport時序收斂流程9/8/202328ProjectNavigator

產(chǎn)生兩種時序報告：Post-MapStaticTimingReportPost-Place&RouteStaticTimingReport時序報告包含沒有滿足時序要求的詳細(xì)路徑的描述，用于分析判斷時序要求沒有得到滿足的原因。TimingAnalyzer用于建立和閱讀時序報告。時序收斂流程9/8/202329合理的性能約束的依據(jù)Post-MapStaticTimingReport包括：實際的邏輯延遲和(blockdelays)和0.1ns網(wǎng)絡(luò)延遲(netdelays)合理的時序性能約束的原則：60/40原則Iflessthan60percentofthetimingbudgetisusedforlogicdelays,thePlace&Routetoolsshouldbeabletomeettheconstrainteasily.Between60to80percent,thesoftwareruntimewillincrease.Greaterthan80percent,thetoolsmayhavetroublemeetingyourgoals.時序收斂流程9/8/202330時序收斂流程9/8/202331性能突破只要三步：1.充分利用嵌入式（專用）資源DSP48,PowerPCprocessor,EMAC,MGT,

FIFO,blockRAM,ISERDES,andOSERDES,等等。2.追求優(yōu)秀的代碼風(fēng)格UsesynchronousdesignmethodologyEnsurethecodeiswrittenoptimallyforcriticalpathsPipeline（

XilinxFPGAshaveabundantRegisters

)3.充分利用synthesis工具和Place&Route工具參數(shù)選擇TrydifferentoptimizationtechniquesAddcriticaltimingconstraintsinsynthesisPreservehierarchyApplyfullandcorrectconstraintsUseHigheffort時序收斂流程9/8/202332時序收斂流程Useembeddedblocks9/8/202333SimpleCodingStepsYield3xPerformanceUsepipelinestages－morebandwidthUsesynchronousreset－bettersystemcontrolUseFiniteStateMachineoptimizationsUseinferableresourcesMultiplexerShiftRegisterLUT(SRL)BlockRAM,LUTRAMCascadeDSPAvoidhigh-levelconstructs(loops,forexample)incodeManysynthesistoolproduceslowimplementations時序收斂流程9/8/202334SynthesisguidelinesUsetimingconstraintsDefinetightbutrealisticindividualclockconstraintsPutunrelatedclocksintodifferentclockgroupsUseproperoptionsandattributesTurnoffresourcesharingMoveflip-flopsfromIOBsclosertologicTurnonFSMoptimizationUsetheretimingoption時序收斂流程9/8/202335時序收斂流程ImpactofConstraints9/8/202336Place&RouteGuidelinesTimingconstraintsUsetight,realisticconstraintsRecommendedoptionsHigh-effortPlace&RouteBydefault,effortissettoStandardTiming-drivenMAPMulti-PassPlace&Route(MPPR)ToolstohelpmeettimingFloorplanning(UsethePACEandPlanAheadsoftwaretools)PhysicalsynthesistoolsOtheravailableoptions:IncrementaldesignModulardesignflows時序收斂流程9/8/202337時序收斂流程ImpactofConstraintsinTools9/8/202338主要內(nèi)容時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE9/8/202339代碼風(fēng)格使用同步設(shè)計技術(shù)使用Xilinx-Specific代碼使用Xilinx提供的核使用層次化設(shè)計使用ISE產(chǎn)生的靜態(tài)時序分析報告，找出時序關(guān)鍵路徑，并進(jìn)行優(yōu)化9/8/202340主要內(nèi)容時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE9/8/202341使用綜合工具提供的參數(shù)選項，尤其是constraint-driven技術(shù)，可以優(yōu)化設(shè)計網(wǎng)表，提高系統(tǒng)性能為綜合工具指定關(guān)鍵路徑，綜合工具可以提高工作級別，使用更深入的算法，減少關(guān)鍵路徑延遲綜合技術(shù)9/8/202342綜合工具提供許多優(yōu)化選擇，以獲得期望的系統(tǒng)性能和面積要求參考F1幫助信息或XSTUserguideRegisterDuplicationTiming-DrivenSynthesisTimingConstraintEditorFSMExtractionRetimingHierarchyManagementSchematicViewerErrorNavigationCross-ProbingPhysicalOptimization綜合技術(shù)9/8/202343DQfn1DQfn1DQfn1High-fanoutnetscanbeslowandhardtorouteDuplicatingflip-flopscanfixbothproblemsReducedfanoutshortensnetdelaysEachflip-flopcanfanouttoadifferentphysicalregionofthechiptoreduceroutingcongestionDesigntrade-offsGainroutabilityandperformanceIncreasedesignareaIncreasefanoutofothernetsDuplicatingFlip-Flops綜合技術(shù)9/8/202344Timing-DrivenSynthesisSynplify,Precision,andXSTsoftwareTiming-drivensynthesisusesperformanceobjectivestodrivetheoptimizationofthedesignBasedonyourperformanceobjectives,thetoolswilltryseveralalgorithmstoattempttomeetperformancewhilekeepingtheamountofresourcesinmindPerformanceobjectivesareprovidedtothesynthesistoolviatimingconstraints綜合技術(shù)9/8/202345實施period約束和input/output約束(.xcf文件)通常，根據(jù)期望的性能目標(biāo)進(jìn)行1.5X－2X的過約束，綜合工具會提高工作級別，有利于在實現(xiàn)中更容易滿足時序目標(biāo)切記：如果使用過約束，不要把這些約束傳遞給實現(xiàn)工具(綜合選項）使用Multi-cycle和falsepaths約束使用Criticalpath約束，對Criticalpath進(jìn)行優(yōu)化綜合技術(shù)Timing-DrivenSynthesis9/8/202346RetimingSynplify,Precision,andXSTsoftwareRetiming:ThesynthesistoolautomaticallytriestomoveregisterstagestobalancecombinatorialdelayoneachsideoftheregistersDQDQDQBeforeRetimingAfterRetimingDQDQDQ綜合技術(shù)9/8/202347HierarchyManagementSynplify,Precision,andXSTsoftwareThebasicsettingsare:Flattenthedesign:AllowstotalcombinatorialoptimizationacrossallboundariesMaintainhierarchy:PreserveshierarchywithoutallowingoptimizationofcombinatoriallogicacrossboundariesIfyouhavefollowedthesynchronousdesignguidelines,usethesetting

-maintainhierarchyIfyouhavenotfollowedthesynchronousdesignguidelines,usethesetting

-flattenthedesignYoursynthesistoolmayhaveadditionalsettingsRefertoyoursynthesisdocumentationfordetailsonthesesettings綜合技術(shù)9/8/202348HierarchyPreservationBenefitsEasilylocateproblemsinthecodebasedonthehierarchicalinstancenamescontainedwithinstatictiminganalysisreportsEnablesfloorplanningandincrementaldesignflowTheprimaryadvantageofflatteningistooptimizecombinatoriallogicacrosshierarchicalboundariesIftheoutputsofleaf-levelblocksareregistered,thereisnoneedtoflatten綜合技術(shù)9/8/202349主要內(nèi)容時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE9/8/202350管腳約束管腳約束通常在設(shè)計早期就要確定下來，以保證電路板的設(shè)計同步進(jìn)行對高速設(shè)計、復(fù)雜設(shè)計和具有大量I/O管腳的設(shè)計，Xilinx推薦手工進(jìn)行管腳約束實現(xiàn)工具可以自動布局邏輯和管腳，但是一般來說不會是最優(yōu)的管腳約束可以指導(dǎo)內(nèi)部數(shù)據(jù)流向,不合理的管腳布局很容易降低系統(tǒng)性能合理的管腳布局需要對所設(shè)計系統(tǒng)和Xilinx器件結(jié)構(gòu)的詳細(xì)了解，如要考慮I/Obank、I/O電氣標(biāo)準(zhǔn)等時鐘(單端或差分)必須約束在專用時鐘管腳注意：時鐘資源數(shù)量的限制最后使用dual-purpose管腳(如配置和DCI管腳)9/8/202351根據(jù)數(shù)據(jù)流指導(dǎo)管腳約束用于控制信號的I/O置于器件的頂部或底部控制信號垂直布置用于數(shù)據(jù)總線的I/O置于器件的左部和右部數(shù)據(jù)流水平布置。以上布局方法可以充分利用Xilinx器件的資源布局方式進(jìn)位鏈排列方式塊RAM，乘法器位置管腳約束9/8/202352使用PACE進(jìn)行管腳約束管腳約束9/8/202353主要內(nèi)容時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE9/8/202354時序約束如果實現(xiàn)后性能目標(biāo)得到滿足，則設(shè)計完成否則，施加特定路徑時序約束施加multi-cycle，falsepath和關(guān)鍵路徑約束，實現(xiàn)工具會優(yōu)先考慮這些特定路徑約束9/8/202355時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE主要內(nèi)容9/8/202356靜態(tài)時序分析Post-map：Map后，使用Post-maptimingreport確定關(guān)鍵路徑的邏輯延遲Post-PAR：PAR后，使用Post-PARstatictimingreport確定時序約束是否滿足LogicdelayVs.Routingdelay：60%/40%原則TimingAnalyzer可以讀取時序報告，查找關(guān)鍵路徑，并與Floorplanner協(xié)同解決時序問題9/8/202357ReportExample靜態(tài)時序分析9/8/202358AnalyzingPost-Place&RouteTimingTherearemanyfactorsthatcontributetotimingerrors,includingNeglectingsynchronousdesignrulesorusingincorrectHDLcodingstylePoorsynthesisresults(toomanylogiclevelsinthepath)InaccurateorincompletetimingconstraintsPoorlogicmappingorplacementEachrootcausehasadifferentsolutionRewriteHDLcodeAddtimingconstraintsResynthesizeorre-implementwithdifferentsoftwareoptionsCorrectinterpretationoftimingreportscanrevealthemostlikelycauseTherefore,themostlikelysolution靜態(tài)時序分析9/8/202359靜態(tài)時序分析Case19/8/202360PoorPlacement:SolutionsIncreasePlacementeffortlevel(orOveralleffortlevel)Timing-drivenpacking,iftheplacementiscausedbypackingunrelatedlogictogetherCross-probetotheFloorplannertoseewhathasbeenpackedtogetherThisoptioniscoveredinthe.AdvancedImplementationOptions.modulePARextraeffortorMPPRoptionsCoveredinthe.AdvancedImplementationOptions.moduleFloorplanningorRelativeLocationConstraints(RLOCs)ifyouhavetheskill靜態(tài)時序分析9/8/202361靜態(tài)時序分析Case29/8/202362HighFanout:SolutionsMostlikelysolutionistoduplicatethesourceofthehigh-fanoutnetthenetistheoutputofaflip-flop,thesolutionistoduplicatetheflip-flopUsemanualduplication(recommended)orsynthesisoptionsIfthenetisdrivenbycombinatoriallogic,locatingthesourceofthenetintheHDLcodemaybemoredifficultUsesynthesisoptionstoduplicatethesource靜態(tài)時序分析9/8/202363靜態(tài)時序分析Case39/8/202364TooManyLogicLevels:SolutionsTheimplementationtoolscannotdomuchtoimproveperformanceThenetlistmustbealteredtoreducetheamountoflogicbetweenflip-flopsPossiblesolutionsCheckwhetherthepathisamulticyclepathIfyes,addamulticyclepathconstraintUsetheretimingoptionduringsynthesistodistributelogicmoreevenlybetweenflip-flopsConfirmthatgoodcodingtechniqueswereusedtobuildthislogic(nonestediforcasestatements)Addapipelinestage靜態(tài)時序分析9/8/202365時序約束的概念時序收斂流程時序收斂流程－代碼風(fēng)格時序收斂流程－綜合技術(shù)時序收斂流程－管腳約束時序收斂流程－時序約束時序收斂流程－靜態(tài)時序分析時序收斂流程－實現(xiàn)技術(shù)時序收斂流程－FloorPlanner和PACE主要內(nèi)容9/8/202366使用更高級別的EffortLevel：可以提高時序性能，而不必采取其它措施(如施加更高級的時序約束，使用高級工具或者更改代碼等)Xilinx推薦：第一遍實現(xiàn)時，使用全局時序約束和缺省的實現(xiàn)參數(shù)選項。如果不能滿足時序要求：嘗試修改代碼，如使用合適的代碼風(fēng)格，增加流水線等修改綜合參數(shù)選項，如OptimizationEffort，UseSynthesisConstraintsFile，KeepHierarchy，RegisterDuplication，RegisterBalancing等增加PAREffortLevelApplypath-specifictimingconstraintsforsynthesisandimplementationP&R參數(shù)選項：EffortLevel實現(xiàn)技術(shù)9/8/202367和PAR一樣，可以使用Map-timing參數(shù)選項針對關(guān)鍵路徑進(jìn)行約束。如參數(shù)“Timing-DrivenPackingandPlacement”給關(guān)鍵路徑以優(yōu)先時序約束的權(quán)利。用戶約束通過Translate過程從UserConstraintsFile(UCF)中傳遞到設(shè)計中

。實現(xiàn)技術(shù)9/8/202368Timing-DrivenPackingTimingconstraintsareusedtooptimizewhichpiecesoflogicarepackedintoeachsliceNormal(standard)packingisperformedPARisrunthroughtheplacementphaseTiminganalysisanalyzestheamountofslackinconstrainedpathsIfnecessary,packingchangesaremadetoallowbetterplacementTheoutputofMAPcontainsbothmappingandplacementinformationThePost-MapStaticTimingReportcontainsmorerealisticnetdelaysP