數(shù)字系統(tǒng)設(shè)計實驗報告計數(shù)器、累加器_第1頁
數(shù)字系統(tǒng)設(shè)計實驗報告計數(shù)器、累加器_第2頁
數(shù)字系統(tǒng)設(shè)計實驗報告計數(shù)器、累加器_第3頁
數(shù)字系統(tǒng)設(shè)計實驗報告計數(shù)器、累加器_第4頁
數(shù)字系統(tǒng)設(shè)計實驗報告計數(shù)器、累加器_第5頁
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文檔簡介

實驗五計數(shù)器設(shè)計一、實驗?zāi)康模?）復習計數(shù)器的結(jié)構(gòu)組成及工作原理。2）掌握圖形法設(shè)計計數(shù)器的方法。3）掌握VerilogHDL語言設(shè)計計數(shù)器的方法。4）進一步熟悉設(shè)計流程、熟悉數(shù)字系統(tǒng)實驗開發(fā)箱的使用。二、實驗器材：數(shù)字系統(tǒng)設(shè)計試驗箱、導線、計算機、USB接口線三、實驗內(nèi)容：1）用圖形法設(shè)計一個十進制計數(shù)器，仿真設(shè)計結(jié)果。下載，進行在線測試。用VerilogHDL語言設(shè)計一個十進制的計數(shù)器（要求加法計數(shù)；時鐘上升沿觸發(fā)；異步清零，低電平有效；同步置數(shù)，高電平有效），仿真設(shè)計結(jié)果。下載，進行在線測試。四、實驗截圖1）原理圖：2）仿真波形：3）文本程序：5）波形仿真：五、實驗結(jié)果分析、體會：這次實驗，，由于試驗箱有抖動，故在原理圖上加了去抖電路，但是在波形仿真的時候無需考慮抖動，所以我在波形仿真的時候?qū)⑷ザ峨娐废?，方便觀察實驗六累加器設(shè)計一、實驗?zāi)康模?）學習了解累加器工作原理;2)了解多層次結(jié)構(gòu)的設(shè)計思路;3）學會綜合應(yīng)用原理圖和文本相結(jié)合的設(shè)計方法。實驗器材：數(shù)字系統(tǒng)設(shè)計試驗箱、導線、計算機、USB接口線三、實驗內(nèi)容：1）在文本輸入方式下設(shè)計分別設(shè)計出8位的全加器和8位的寄存器，并分別存為add8_8.v和reg8.v;2）在原理圖輸入方式下通過調(diào)用兩個模塊設(shè)計出累加器電路，并存為add8.bdf,進行功能仿真;下載，進行在線測試。四、實驗截圖1）8位累加器原理圖：2）波形仿真：3）文本輸入8位加法器語言及符號：生成元器件：4）文本輸入8位寄存器：生成圖元：五、實驗總結(jié)：通過本次實驗，學習了

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