半導體存儲器和可編程邏輯器件（培訓）

《數(shù)字電子技術基礎》

電子課件電子信息工程學院2023年9月19日第七章半導體存儲器和

可編程邏輯器件7.1概述能存儲大量二值信息的器件一、一般結構形式輸入/出電路I/O輸入/出控制！單元數(shù)龐大！輸入/出引腳數(shù)目有限二、分類1、從存/取功能分：①只讀存儲器(Read-Only-Memory）②隨機讀/寫（Random-Access-Memory）2、從工藝分：①雙極型②MOS型7.2ROM7.2.1掩膜ROM一、結構二、舉例地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)D0Dm兩個概念：存儲矩陣的每個交叉點是一個“存儲單元”，存儲單元中有器件存入“1”，無器件存入“0”存儲器的容量：“字數(shù)x位數(shù)”掩膜ROM的特點：出廠時已經(jīng)固定，不能更改，適合大量生產(chǎn)簡單，便宜，非易失性7.2.2可編程ROM（PROM）總體結構與掩膜ROM一樣，但存儲單元不同7.2.2可編程ROM（PROM）總體結構與掩膜ROM一樣，但存儲單元不同寫入時，要使用編程器7.2.3可擦除的可編程ROM（EPROM）總體結構與掩膜ROM一樣，但存儲單元不同一、用紫外線擦除的PROM（UVEPROM）二、電可擦除的可編程ROM（E2PROM）總體結構與掩膜ROM一樣，但存儲單元不同三、快閃存儲器（FlashMemory）為提高集成度，省去T2（選通管）改用疊柵MOS管（類似SIMOS管）7.3RAM7.3.1靜態(tài)隨機存儲器（SRAM）一、結構與工作原理二、SRAM的存儲單元六管N溝道增強型MOS管7.3.2*動態(tài)隨機存儲器（DRAM） 動態(tài)存儲單元是利用MOS管柵極電容可以存儲電荷的原理7.4存儲器容量的擴展7.4.1位擴展方式適用于每片RAM,ROM字數(shù)夠用而位數(shù)不夠時接法：將各片的地址線、讀寫線、片選線并聯(lián)即可例：用八片1024x1位→1024x8位的RAM7.4.2字擴展方式適用于每片RAM,ROM位數(shù)夠用而字數(shù)不夠時1024x8RAM例：用四片256x8位→1024x8位RAM0001110110111011011111100001110110111011011111107.5用存儲器實現(xiàn)組合邏輯函數(shù)一、基本原理從ROM的數(shù)據(jù)表可見： 若以地址線為輸入變量，則數(shù)據(jù)線即為一組關于地址變量的邏輯函數(shù)地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110A0~An-1W0W(2n-1)7.5用存儲器實現(xiàn)組合邏輯函數(shù)一、基本原理從ROM的數(shù)據(jù)表可見： 若以地址線為輸入變量，則數(shù)據(jù)線即為一組關于地址變量的邏輯函數(shù)地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110二、舉例7.4概述一、PLD的基本特點：1.數(shù)字集成電路從功能上有分為通用型、專用型兩大類2.PLD的特點：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設定的數(shù)字系統(tǒng)二、PLD的發(fā)展和分類PROM是最早的PLDPAL可編程邏輯陣列FPLA現(xiàn)場可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現(xiàn)場可編程門陣列ISP-PLD在系統(tǒng)可編程的PLD三、LSI中用的邏輯圖符號FPLA組合電路和時序電路結構的通用形式A0~An-1W0W(2n-1)D0Dm組合電路和時序電路結構的通用形式7.5PAL（ProgrammableArrayLogic）一、基本結構形式 可編程“與”陣列+固定“或”陣列+輸出電路 最簡單的形式為：二、編程單元出廠時，所有的交叉點均有熔絲三、PAL的輸出電路結構和反饋形式1、專用輸出結構用途：產(chǎn)生組合邏輯電路2.可編程輸入/出結構用途：組合邏輯電路，有三態(tài)控制可實現(xiàn)總線連接可將輸出作輸入用3.寄存器輸出結構用途：產(chǎn)生時序邏輯電路4.異或輸出結構時序邏輯電路還可便于對“與-或”輸出求反5.運算反饋結構時序邏輯電路可產(chǎn)生A、B的十六種算術、邏輯運算7.6GAL（GenericArrayLogic）一、電路結構形式可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC二、編程單元采用E2CMOS可改寫GAL16V8三、OLMC數(shù)據(jù)選擇器7.7EPLD一、結構特點相當于“與-或”陣列（PAL）+OLMC二、采用EPROM工藝集成度提高7.8FPGA（FieldProgrammableGateArray）一、基本結構1.IOB2.CLB3.互連資源4.SRAM1.IOB可以設置為輸入/出；輸入時可設置為：同步（經(jīng)觸發(fā)器） 異步（不經(jīng)觸發(fā)器）2.CLB本身包含了組合電路和觸發(fā)器，可構成小的時序電路將許多CLB組合起來，可形成大系統(tǒng)3.互連資源4.SRAM

分布式

每一位觸發(fā)器控制一個編程點

二、編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機中通電后，自行啟動FPGA內(nèi)部的一個時序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載”結束后，進入編程設定的工作狀態(tài)??！每次停電后，SRAM中數(shù)據(jù)消失下次工作仍需重新裝載7.9PLD的編程以上各種PLD均需離線進行編程操作，使用開發(fā)系統(tǒng)一、開發(fā)系統(tǒng)硬件：計算機+編程器軟件：開發(fā)環(huán)境（軟件平臺）