秒表實驗報告

電子科技大學基于FPGA的電子秒表的設計指導教師：劉曦班級：29051040學號：姓名：孫燁1目錄設計規(guī)定及試驗板資料……………………..3模塊設計…………….4電路圖…………….….7設計心得…………………….……..112設計規(guī)定及試驗板資料1.1設計規(guī)定（1）、題目：基于FPGA的電子秒表的設計（2）、設計目的：通過對基于FPGA試驗底板的秒表的設計，學會ＩＳＥ軟件的基本使用措施，學會使用Ｖｅｒｉｌｏｇ語言描述電路。實現(xiàn)計時范圍為00-00-00到59-59-99的秒表，計時成果用8只數(shù)碼管顯示；并且用兩個按鍵開關(guān)控制，一種按鍵使秒表復位（只在暫停按下的時候起作用），另一種按鍵控制秒表的啟動和暫停。（3）、方案：1、要實現(xiàn)秒表的百分秒，需要100赫茲的頻率。根據(jù)試驗板資料顯示，試驗板的晶振頻率為48兆赫茲，因此需要設計一種分頻器。2、要實現(xiàn)秒表的動態(tài)顯示，需要設計位選信號，此處用一種138的譯碼器實現(xiàn)。同步，也需要設計一種掃描信號，在本次試驗，我選擇的掃描信號為1000赫茲。3、除了以上的器件以外，還需要一種顯示電路和一種計數(shù)電路。1.2試驗板資料：3模塊設計一、用Verilog語言描述秒表電路：modulesysy(ncs,clk,duanxuan,weixuan,zanting,fuwei); inputclk;（電路板晶振頻率48兆） inputzanting;（按鍵輸入“啟動/暫?！保?inputfuwei;(按鍵輸入“復位”) outputwirencs;（38譯碼器使能輸入） outputreg[6:0]duanxuan;（數(shù)碼管段選輸出） outputreg[2:0]weixuan;（38譯碼器位選輸出）regzt,fw; reg[3:0]muxout; reg[15:0]count1; reg[3:0]count2; reg[3:1]count3;4 reg[3:0]cnt1,cnt2,cnt4,cnt5,cnt7,cnt8; wireclk_1k,clk_100;初值定義： initialbegin count3<=7; weixuan<=0; zt<=1;（啟動/暫停按鍵定義初始值） end譯碼器使能： assignncs=0;分頻器將48兆的頻率分出1000赫茲的和100赫茲的信號： always@(posedgeclk) if(count1==47999) count1=0; else count1=count1+1; assignclk_1k=count1[15]; always@(posedgeclk_1k)begin if(count2==9) count2=0; else count2=count2+1;end assignclk_100=count2[3];用觸發(fā)器實現(xiàn)復位按鍵的延遲： always@(posedgeclk_1k)fw=fuwei;用取反的措施實現(xiàn)啟動/暫停按鍵（按一次取一次反）： always@(negedgezanting)zt=~zt;以0.01秒的頻率實現(xiàn)計數(shù)（cnt1,cnt2,cnt4,cnt5,cnt7,cnt8分別寄存從左到右的第1,2,4,5,7,8個數(shù)碼管顯示的數(shù)字）： always@(posedgeclk_100) case(zt) 0:begin（假如第奇多次按下啟動/暫停按鍵，表達開始計數(shù)）if(cnt1==9)cnt1<=0;elsecnt1<=cnt1+1; if(cnt1==9)begin if(cnt2==9)cnt2<=0;elsecnt2<=cnt2+1;end if((cnt1==9)&&(cnt2==9))begin if(cnt4==9)cnt4<=0;elsecnt4<=cnt4+1;end if((cnt1==9)&&(cnt2==9)&&(cnt4==9))begin if(cnt5==9)cnt5<=0;elsecnt5<=cnt5+1;end if((cnt1==9)&&(cnt2==9)&&(cnt4==9)&&(cnt5==9))begin if(cnt7==9)cnt7<=0;elsecnt7<=cnt7+1;end if((cnt1==9)&&(cnt2==9)&&(cnt4==9)&&(cnt5==9)&&(cnt7==9))begin5 if(cnt8==9)cnt8<=0;elsecnt8<=cnt8+1;endend 1:if(fw==0)begin（假如按下第偶多次按下啟動/暫停按鍵，表達暫停計數(shù)，若再按下復位鍵，就使計數(shù)值清零） cnt1<=0;cnt2<=0;cnt4<=0;cnt5<=0;cnt7<=0;cnt8<=0;end endcase對位選信號循環(huán)賦值： always@(posedgeclk_1k) weixuan<=weixuan+1;根據(jù)位選信號和將計數(shù)成果賦值給寄存器muxout： always@(weixuan,cnt1,cnt2,cnt4,cnt5,cnt7,cnt8)muxout case(weixuan) 0:muxout=cnt1;1:muxout=cnt2;3:muxout=cnt4;4:muxout=cnt5; 6:muxout=cnt7;7:muxout=cnt8;default:muxout=15; endcase將寄存器muxout的值用數(shù)碼管顯示出來： always@(muxout) case(muxout) 0:duanxuan=7'b0000001;1:duanxuan=7'b1001111;2:duanxuan=7'b0010010;3:duanxuan=7'b0000110;4:duanxuan=7'b1001100;5:duanxuan=7'b0100100;6:duanxuan=7'b0100000; 7:duanxuan=7'b0001111;8:duanxuan=7'b0000000;9:duanxuan=7'b0000100；default:duanxuan=7'b1111110; endcaseendmodule6電路圖1、整體分布：2、分頻器電路：73、計數(shù)部分的部分電路：百分秒個位計數(shù)（cnt1）8百分秒十位（cnt2）94、管腳約束：注：clk綁定T8weixuan<0>綁定F8weixuan<1>綁定D810weixuan<2>綁定E7ncs綁定D7zanting綁定E4fuwei綁定G6duanxuan<0>綁定A11duanxuan<1>綁定B12duanxuan<2>綁定A1