Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）連載25：Spartan

Xilinx可編程邏輯器件設(shè)計(jì)與開發(fā)（基礎(chǔ)篇）連載25：Spartan5.1.6SelectIO模塊Virtex-6每個(gè)I/O片（I/OTile）包含兩個(gè)IOB、兩個(gè)ILOGIC、兩個(gè)OLOGIC和兩個(gè)IODELAY，如圖5-24所示。

圖5-24I/O片結(jié)構(gòu)圖本小節(jié)就以下幾個(gè)方面介紹Virtex-6的SelectIO資源。(1)SelectIO的電氣特性。

(2)SelectIO的邏輯資源——ILOGIC資源和OLOGIC資源。

(3)SelectIO的高級(jí)邏輯資源——ISERDES資源、OSERDES資源和Bitslip。一、SelectIOIO的電氣特性所有的Virtex-6FPGA有高性能的可配置SelectIO驅(qū)動(dòng)器與接收器，支持非常廣泛的接口標(biāo)準(zhǔn)。強(qiáng)大的功能SelectIO包括輸出強(qiáng)度和斜率的可編程控制以及使用數(shù)控阻抗（DCI）的片上終端。IOB包含輸入、輸出和三態(tài)SelectIO驅(qū)動(dòng)器。支持單端I/O標(biāo)準(zhǔn)（LVCMOS、HSTL、SSTL）和差分I/O標(biāo)準(zhǔn)（LVDS、HT、LVPECL、BLVDS、差分HSTL和SSTL）。注意：差分輸入和VREF相關(guān)輸入由VCCAUX供電。IOB、引腳及內(nèi)部邏輯的連接如圖5-25所示。圖5-25IOB、引腳及內(nèi)部邏輯連接圖IOB直接連接ILOGIC/OLOGIC對(duì)，該邏輯對(duì)包含輸入和輸出邏輯資源，可實(shí)現(xiàn)數(shù)據(jù)和三態(tài)控制。ILOGIC和OLOGIC可分別配置為ISERDES和OSERDES。Xilinx軟件庫提供了大量與I/O相關(guān)的原語，在例化這些原語時(shí)，可以指定I/O標(biāo)準(zhǔn)。與單端I/O相關(guān)的原語包括IBUF（輸入緩沖器）、IBUFG（時(shí)鐘輸入緩沖器）、OBUF（輸出緩沖器）、OBUFT（三態(tài)輸出緩沖器）和IOBUF（輸入/輸出緩沖器）。與差分I/O相關(guān)的原語包括IBUFDS（輸入緩沖器）、IBUFGDS（時(shí)鐘輸入緩沖器）、OBUFDS（輸出緩沖器）、OBUFTDS（三態(tài)輸出緩沖器）、IOBUFDS（輸入/輸出緩沖器）、IBUFDS_DIFF_OUT（輸入緩沖器）和IOBUFDS_DIFF_OUT（輸入/輸出緩沖器）。二、SelectIO的邏輯資源SelectIO的邏輯資源主要是指ILOGIC和OLOGIC資源，它們完成了FPGA引腳到內(nèi)部邏輯的連接功能，包括組合輸入/輸出、三態(tài)輸出控制、寄存器輸入/輸出、寄存器三態(tài)輸出控制、DDR輸入/輸出、DDR輸出三態(tài)控制、IODELAYE1高分辨率可調(diào)整延遲單元及其控制模塊。下面簡要介紹ILOGIC和OLOGIC功能。(1)ILOGIC。圖5-26ILOGIC內(nèi)部邏輯ILOGIC的內(nèi)部邏輯如圖5-26所示，可以實(shí)現(xiàn)的操作包括：異步/組合邏輯、DDR模式（OPPOSITE_EDGE、SAME_EDGE或SAME_EDGE_PIPELINED）、電平敏感型鎖存器和邊沿觸發(fā)D型觸發(fā)器。異步/組合邏輯。用來創(chuàng)建輸入驅(qū)動(dòng)器與FPGA內(nèi)部資源之間的直接連接。當(dāng)輸入數(shù)據(jù)與FPGA內(nèi)部邏輯之間存在直接（非寄存）連接，或者當(dāng)“將I/O寄存器/鎖存器合并到IOB中”的設(shè)置為OFF時(shí)，此通路被自動(dòng)使用。輸入DDR（IDDR）。Virtex-6器件的ILOGIC中有專用寄存器來實(shí)現(xiàn)輸入雙倍數(shù)據(jù)速率（DDR）。可以通過例化IDDR的原語來使用此功能。IDDR只有一個(gè)時(shí)鐘輸入，下降沿?cái)?shù)據(jù)由輸入時(shí)鐘的反相版本（在ILOGIC內(nèi)完成反相）進(jìn)行時(shí)鐘控制。所有輸入I/O模塊的時(shí)鐘均為完全多路復(fù)用，即ILOGIC或OLOGIC模塊之間不共用時(shí)鐘。IDDR支持以下三種操作模式：

OPPOSITE_EDGE模式、SAME_EDGE模式和SAME_EDGE_PIPELINED模式。SAME_EDGE和SAME_EDGE_PIPELINED與Virtex-5一樣。這些模式允許設(shè)計(jì)人員在ILOGIC模塊內(nèi)部將下降沿?cái)?shù)據(jù)轉(zhuǎn)移到上升沿時(shí)鐘域，以節(jié)省CLB和時(shí)鐘資源并提高性能。這些模式是用DDR_CLK_EDGE屬性實(shí)現(xiàn)的。各模式下時(shí)序圖請(qǐng)參考圖5-27、圖5-28和圖5-29。圖5-27OPPOSITE_EDGE模式下的輸入雙倍數(shù)據(jù)速率圖5-28SAME_EDGE模式下的輸入雙倍數(shù)據(jù)速率圖5-29SAME_EDGE_PIPELINED模式下的輸入雙倍數(shù)據(jù)速率可編程絕對(duì)延遲單元IODELAYE1。每個(gè)I/O模塊包含一個(gè)可編程絕對(duì)延遲單元，稱為IODELAYE1。IODELAYE1可以連接到ILOGIC/ISERDES或OLOGIC/OSERDES模塊，也可同時(shí)連接到這兩個(gè)模塊。IODELAYE1是具有32個(gè)tap的環(huán)繞延遲單元，具有標(biāo)定的tap分辨率。請(qǐng)參考附帶光盤中的《Virtex-6IO用戶手冊(cè)》。IODELAYE1可用于組合輸入通路、寄存輸入通路、組合輸出通路或寄存輸出通路，還可以在內(nèi)部資源中直接使用。IODELAYE1允許各輸入信號(hào)有獨(dú)立的延遲。通過在《Virtex-6用戶手冊(cè)》中規(guī)定的范圍內(nèi)選擇IDELAYCTRL參考時(shí)鐘，可以改變tap延遲分辨率。I