基于并行數(shù)據(jù)處理改進算法在FPGA中實現(xiàn)

基于并行數(shù)據(jù)處理改進算法在FPGA中實現(xiàn)1、引言在信號處理過程中，我們通常將模擬信號轉(zhuǎn)化為數(shù)字信號進行處理或傳輸。原始數(shù)據(jù)用取樣的方法進行采集，通過A/D轉(zhuǎn)換將模擬信號變成數(shù)字信號。但是這樣的數(shù)字信號由于碼位多，在傳輸過程中占用帶寬多，傳輸率也低。為了提高傳輸效率，必須對原始數(shù)據(jù)進行量化處理。在實際運用中通常采用非均勻量化。采用輸入信號幅度和量化輸出數(shù)據(jù)之間定義了兩種對應(yīng)關(guān)系，一種是在北美日本使用的律；另一種是在歐洲中國大陸使用的A律。A律壓縮重要運用于數(shù)字電話通訊中的語音壓縮編碼，如何實現(xiàn)快速壓縮已成為實際應(yīng)用的關(guān)鍵。隨著VLSI（超大規(guī)模集成電路）特別是FPGA技術(shù)的日益成熟，基于FPGA的各種壓縮編碼的實現(xiàn)顯示出其獨特的優(yōu)勢和廣泛的應(yīng)用前景。本文針對13折線來的算法特點，提出一種并行數(shù)據(jù)處理且適合于實現(xiàn)編碼流水線作業(yè)的改進算法，運用VHDL語言將其在FPGA中實現(xiàn)，借助QuartusII6.0平臺對其進行驗證、仿真，并對仿真結(jié)果進行分析，評估了系統(tǒng)的性能，證實了該算法的優(yōu)越性和高效性。2、原理圖113折線示意圖3、編碼流水線算法設(shè)計思路本設(shè)計從適合流水線操作的角度對常規(guī)算法作了改進，前級完成相應(yīng)位計算后將其結(jié)果傳遞到下一級，完成后進入下一組數(shù)據(jù)的編碼運算，從而達到流水作業(yè)的目的。由于每個模塊功能獨立，適合模塊化設(shè)計。3.1極性碼C1表示輸入信號抽樣值處于8個4、具體實現(xiàn)圖2系統(tǒng)框圖圖2系統(tǒng)框圖中實現(xiàn)了一種并行數(shù)據(jù)處理且適合于編碼流水線作業(yè)的改進算法，并采用FPGA具體實現(xiàn)。系統(tǒng)主要由狀態(tài)機（state）和比較單元（compare）這二部分組成，其中Comp1，Comp2，……Comp7這七個單元模塊在狀態(tài)機的控制下并行進行流水線數(shù)據(jù)處理。即在狀態(tài)機的控制下，在一個clk時鐘脈沖當(dāng)中，七個單元同時進行著數(shù)據(jù)的處理工作，處理完成后，前一個Comp單元的輸出作為后一個Comp單元輸入，在下一個clk時鐘脈沖到來時緊接著又進行下一組數(shù)據(jù)處理。按照這種方式，依次處理下去，從而達到流水線作業(yè)的目的。下面對該系統(tǒng)進行具體實現(xiàn)。4.1狀態(tài)機（state）為了使comp模塊間有序進行工作，確保之間數(shù)據(jù)正確穩(wěn)定的傳輸，特引入狀態(tài)機對各模塊進行數(shù)據(jù)讀、寫控制。4.2比較單元（compare）圖4comp單元流程圖（段落碼單元）5、驗證結(jié)果本文設(shè)計算法在quartusII6.0開發(fā)平臺上，選用cyclone家族芯片對設(shè)計進行了功能、時序驗證［6］，時序結(jié)果如下（圖5）：圖5時序仿真結(jié)果圖從圖5中可以看出，在clk=100MHz時鐘下，在第一個數(shù)據(jù)+1248（110011100000）輸入后，經(jīng)過14個時鐘周期，輸出相應(yīng)的帶極性的8位編碼為11110011，再第14個時鐘周期之后，隨后每兩個時鐘周期完成一組數(shù)據(jù)的壓縮編碼。這樣就實現(xiàn)了編碼的流水線作業(yè)，提高了數(shù)據(jù)處理效率。經(jīng)過對數(shù)據(jù)的核對驗證，證明了數(shù)據(jù)運算的正確性，達到預(yù)計設(shè)計效果。對系統(tǒng)進行運行速率評估，確定瓶頸通道如下圖6圖6時序分析圖從圖5時序仿真圖可以知道，每兩個時鐘完成一組編碼，這是由于每個模塊完成數(shù)據(jù)處理需要讀寫兩個時鐘。從圖6可以看出，信號處理的最大時間消耗發(fā)生在comp7模塊內(nèi)，耗時12.900ns，這意味著整個模塊的最大時間消耗為12.900ns。即有2T=12.900ns，計算出T=6.450ns，得出系統(tǒng)的最大時鐘頻率Fmax=155.04MHz，最快編碼速率為77.52Mbyte/s。6、結(jié)束語在實際語音通訊中，由于語音采樣速率相對比較低，一般編碼速率通常為64Kbit/s，在A律壓縮編碼中，使用本文提出的并行數(shù)據(jù)處理算法，應(yīng)用VHDL實現(xiàn)了編碼的流水線操作，最快編碼速率為77.52Mbyte/s。因此，在多路信號采集中使