eda課程設計方案電子時鐘

EDA課程設計報告設計題目：專業(yè)：姓名：學號：指導老師：前言隨著電子設計技術(shù)、ISP（在系統(tǒng)可編程）技術(shù)，PLD（可編程邏輯器件），與EDA（電子設計自動化）緊密結(jié)合，它代表了數(shù)字系統(tǒng)設計領(lǐng)域的最高水平，給數(shù)字電路的設計帶來了革命性的變化。作為現(xiàn)在的大學生應熟練掌握這門技術(shù)，為以后的發(fā)展打下良好的基礎(chǔ)，本實驗設計是應用QuartusII環(huán)境及VHDL語言設計一個時間可調(diào)的數(shù)字時鐘。使自己熟練使用QuartusII環(huán)境來進行設計，掌握VHDL語言的設計方法。要注重理論與實踐之間的不同，培養(yǎng)自己的實踐能力！目錄一、 課程設計任務及要求1實驗目的1功能設計1二、 整體設計思想2性能指標及功能設計2總體方框圖2三、 詳細設計33.1數(shù)字鐘的基本工作原理：33.1.1時基T產(chǎn)生電路33.1.2調(diào)時、調(diào)分信號的產(chǎn)生33.1.3計數(shù)顯示電路3設計思路4設計步驟43.3.1工程建立及存盤43.3.2工程工程的編譯53.3.3目標芯片的選擇63.3.4時序仿真73.3.5引腳鎖定83.3.6硬件測試83.3.7實驗結(jié)果9四、設計總結(jié)10五、附錄10VHDL源程序10配置符號圖12一、課程設計任務及要求1.1實驗目的1） 掌握VHDL語言的基本運用2） 掌握Quartusll的簡單操作并會使用EDA實驗箱3） 掌握一個基本EDA課程設計的操作1.2功能設計1） 有時、分、秒計數(shù)顯示功能,小時為24進制,分鐘和秒為60進制以24小時循環(huán)計時2） 設置復位、清零等功能3） 有校時功能,可以分別對時及分進行單獨校時,使其校正到標準時間4） 時鐘計數(shù)顯示時有LED燈顯示；、整體設計思想2.1性能指標及功能設計時、分、秒計時器時計時器為一個24進制計數(shù)器，分、秒計時器均為60進制計數(shù)器。當秒計時器接受到一個秒脈沖時，秒計數(shù)器開始從 1計數(shù)到60,此時秒顯示器將顯示00、01、02、…、59、00；每當秒計數(shù)器數(shù)到00時，就會產(chǎn)生一個脈沖輸出送至分計時器，此時分計數(shù)器數(shù)值在原有基礎(chǔ)上加 1,其顯示器將顯示00、01、02、…、59、00；每當分計數(shù)器數(shù)到00時，就會產(chǎn)生一個脈沖輸出送至時計時器，此時時計數(shù)器數(shù)值在原有基礎(chǔ)上加 1,其顯示器將顯示00、01、02、…、23、00。即當數(shù)字鐘運行到23點59分59秒時，當秒計時器在接受一個秒脈沖，數(shù)字鐘將自動顯示00點00分00秒。校時電路當開關(guān)撥至校時檔時，電子鐘秒計時工作，通過時、分校時開關(guān)分別對時、分進行校對，開關(guān)每按1次，與開關(guān)對應的時或分計數(shù)器加1,當調(diào)至需要的時與分時，撥動reset開關(guān)，電子鐘從設置的時間開始往后計時。2.2總體方框圖* 電控單元」■時顯TH** 電控單元」■時顯TH*+分顯示a秒顯示*逬制卩 >*D顯60逬制』-……?、詳細設計3.1數(shù)字鐘的基本工作原理：3.1.1時基T產(chǎn)生電路數(shù)字鐘以其顯示時間的直觀性、走時準確性作為一種計時工具，數(shù)字鐘的基本組成部分離不開計數(shù)器，在控制邏輯電路的控制下完成預定的各項功能。由晶振產(chǎn)生的頻率非常穩(wěn)定的脈沖，經(jīng)整形、穩(wěn)定電路后，產(chǎn)生一個頻率為1Hz的、非常穩(wěn)定的計數(shù)時鐘脈沖。3.1.2調(diào)時、調(diào)分信號的產(chǎn)生由計數(shù)器的計數(shù)過程可知，正常計數(shù)時，當秒計數(shù)器（60進制）計數(shù)到59時，再來一個脈沖，則秒計數(shù)器清零，重新開始新一輪的計數(shù)，而進位則作為分計數(shù)器的計數(shù)脈沖，使分計數(shù)器計數(shù)加1?，F(xiàn)在我們把電路稍做變動：把秒計數(shù)器的進位脈沖和一個頻率為2Hz的脈沖信號同時接到一個2選1數(shù)據(jù)選擇器的兩個數(shù)據(jù)輸入端，而位選信號則接一個脈沖按鍵開關(guān)，當按鍵開關(guān)不按下去時（即為0），則數(shù)據(jù)選擇器將秒計數(shù)器的進位脈沖送到分計數(shù)器，此時，數(shù)字鐘正常工作；當按鍵開關(guān)按下去時（即為1），則數(shù)據(jù)選擇器將另外一個2Hz的信號作為分計數(shù)器的計數(shù)脈沖，使其計數(shù)頻率加快，當達到正確時間時，松開按鍵開關(guān)，從而達到調(diào)時的目的。調(diào)節(jié)小時的時間也一樣的實現(xiàn)。3.1.3計數(shù)顯示電路由計數(shù)部分、數(shù)據(jù)選擇器、譯碼器組成，是時鐘的關(guān)鍵部分。1、 計數(shù)部分：由兩個60進制計數(shù)器和一個24進制計數(shù)器組成，其中60進制計數(shù)器可用6進制計數(shù)器和10進制計數(shù)器構(gòu)成；24進制的小時計數(shù)同樣可用6進制計數(shù)器和10進制計數(shù)器得到：當計數(shù)器計數(shù)到24時，“2”和“4”同時進行清零，則可實現(xiàn)24進制計數(shù)。2、 數(shù)據(jù)選擇器：84輸入14輸出的多路數(shù)據(jù)選擇器，因為本實驗用到了8個數(shù)碼管（有兩個用來產(chǎn)生隔離符號‘—'）。3、 譯碼器：七段譯碼器。譯碼器必須能譯出‘—'，由實驗二中譯碼器真值表可得：字母F的8421BCD碼為“1111”，譯碼后為“1000111”，現(xiàn)在如果只譯出‘—'，即字母F的中間一橫，則譯碼后應為“0000001”，這樣，在數(shù)碼管上顯示的就為‘—'。3.2設計思路根據(jù)系統(tǒng)設計要求,系統(tǒng)設計采用自頂向下設計方法,由時鐘分頻部分、計時部分、按鍵部分調(diào)時部分和顯示部分五個部分組成。這些模塊都放在一個頂層文件中。1）時鐘計數(shù)：首先下載程序進行復位清零操作,電子鐘從00：00：00計時開始。sethour可以調(diào)整時鐘的小時部分,setmin可以調(diào)整分鐘,步進為1。由于電子鐘的最小計時單位是1s,因此提供給系統(tǒng)的內(nèi)部的時鐘頻率應該大于1Hz這里取100HzCLK端連接外部10Hz的時鐘輸入信號elk。對elk進行計數(shù)，當elk=10時，秒加1,當秒加到60時分加1;當分加到60時，時加1;當時加到24時，全部清0,從新計時。用6位數(shù)碼管分別顯示“時”、“分”、“秒”，通過OUTPUT(6DOWNTO0)上的信號來點亮指定的LED七段顯示數(shù)碼管。時間設置：手動調(diào)節(jié)分鐘、小時，可以對所設計的時鐘任意調(diào)時間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過實驗板上的鍵7和鍵4進行任意的調(diào)整，因為我們用的時鐘信號均是1HZ的，所以每LED燈變化一次就來一個脈沖，即計數(shù)一次。清零功能：reset為復位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)?？梢愿鶕?jù)我們自己任意時間的復位。3.3設計步驟3.3.1工程建立及存盤打開QuartusH，單擊“File”菜單，選擇File—NewProjectWizard，對話框如下：分別輸入工程的工作路徑、工程名和實體名，單擊Finish。單擊“File”菜單，選擇New彈出小對話框，雙擊“VHDLFile〃，即選中了文本編輯方式。在出現(xiàn)的“Vhdll?vhd”文本編輯窗中鍵入VHDL程序，輸入完畢后，選擇FilefSaveAs，即出現(xiàn)“SaveAs”對話框。選擇自己建立好的存放本文件的目錄，然后在文件名框中鍵入文件名，按“ Save”按鈕。建立工程工程，在保存VHDL文件時會彈出是否建立工程的小窗口，點擊“Yes”確定。即出現(xiàn)建立工程工程的導航窗口，點擊“Next”，最后在出現(xiàn)的屏幕中分別鍵入新工程的工作路徑、工程名和實體名。注意，原理圖輸入設計方法中，存盤的原理圖文件名可以是任意的，但 VHDLg序文本存盤的文件名必須與文件的實體名一致，輸入后，單擊“Finish”按鈕。3.3.2工程工程的編譯單擊工具條上的編譯符號開始編譯，并隨著進度不斷變化屏幕，編譯成功，完成后的屏幕如圖3.2所示：ProjectNavigator 二！▲MEntityLcificCvIIk1LCR@￡]盤Cyclosife：EPIC3I144；raKt4-ri由“ProjectNavigator 二！▲MEntityLcificCvIIk1LCR@￡]盤Cyclosife：EPIC3I144；raKt4-ri由“蠢clock刑①】309TipsiTracks |尋Comp?HierarchpfFteT毋DesignUnits：|Tasks Flew：CttipilBtl4￡l3?ConikileDesiETL7CompilationReport前LegalNoticeHowS>ummiary爭開AqwSettings眇FlowNon-DefaultGlobal尋翼IFlowElapsedTime邑皤FlowOSSLimmary昌崗FlowLog!*]■_]Analysis&SyntheEiEl±J-孕_Jfitter由?昏_]AssemblerE?昌TimingAnalyzerFlowSummaryQuirtusH￥■■G?walFitsL命1曲帯Devkt+1OpeiafinoSettnasdndCmcWiurtsBCompiUbctiPiooes：5兮!el問護+1-EDATfid5ding?BArdj'sk茜Bpnlhe血Sellhg"申-FitlBrSailingsPhpiiciJ$"rlh?￡KQplimUkirts勻-TfnriQ?4na|y"T5-eWngslimvQwlTinwigAnalyzer由Cas:iclimnaAndyjwSettrngsA'embierOesiQTiAssislanlSaiiT4pHLogicAMjWLogLAndpzerInteilacc二15仆4風生SeJbngiGimuhlioniVerficdm-15rffti4aliOT>0Upi4F4ssPc*MefF1ayPouterArulyzer5ellingsfamdif _*JnAvalable rrsl.立fKPdrpjFtjCotjjrr;.；|巧門創(chuàng)護 |TQrp*1廠直btocfevmwfeclBd岡lheFinerfggt 1144一B■'*5吟At :出?:redin'Avh出!tvker1：映廣0卄1F*嚴f4" ■d” _ !■fc3 qyOTPEeJscf*ne-f:eyaiwar/仕?歸1刃l(wèi)or匚丄仃口L刮b*1ile?忡匕niciPLLE円匚HIM「日l.w25101CFICijTi44i：596032180A-jtiantorripahtnt,■MigrationDe'rtce-JII|_di r? &SynthitEiERillCompilationwassuccesshjl(4warnings)!?FitterGlice&Eeute.iRillCompilationwassuccesshjl(4warnings)!-"".5E?iablar(G?n?rprfelcs)岸ClassicTilting：tealyEisEMVeilistiVrittrFroffirfij*Deviee(Open.Fr'grwrmer)ur圖3.23.3.3目標芯片的選擇選擇菜單Assignments選項的下拉菜單中選擇器件Device…，如圖3.3所示：Sectihgs-ADCINT葉-4Car'sl圖3.3在彈出的對話框中的Family（器件序列欄）對應的序列名，EP1C3對應的是Cyclone系列。在AvailableDevices里選擇EP1C3T144-C8 （有時需要把

Showadvaneeddevices的勾消去，以便顯示出所有速度級別的器件）。注意：所選器件必須與目標板的器件型號完全一致。在圖中，單擊“DeviceandPinOptions…”，在彈出的“DeviceandPinOptio

ns…”窗口中，單擊“UnusedPins”標簽。選擇“Asoutputdrivinganunspecifiedsignal”（由于學習機的“FPGA具有很多功能，為了避免使用引腳對其它器件造成影響，保證本系統(tǒng)可靠工作，將未使用引腳設定為輸出不定狀態(tài)）后，單擊確定后，無誤后單擊“ OK。3.3.4時序仿真3.3.4時序仿真建立波形文件：選擇File—New在New窗中選中“OtherFile”標簽。在出現(xiàn)的屏幕中選擇“VectorWaveformFile”項出現(xiàn)一新的屏幕。在出現(xiàn)的新屏幕中，雙擊“Name下方的空白處，彈出“InsertNodorBus”對話框，單擊該對話框的“NodeFinder”。在屏幕中的Filter中選擇Pins，單擊“List”。而后，單擊“>>”，所有輸入/輸出都被拷貝到右邊的一側(cè)，這些正是我們希望的各個引腳，也可以只選其中的的一部分，根據(jù)實際情況決定。然后單擊屏幕右上腳的“OK。在出現(xiàn)的小屏幕上單擊“OK。設定仿真時間寬度。選擇Edit—Endtime…選項，在Endtime選擇窗中選擇適當?shù)姆抡鏁r間域，以便有足夠長的觀察時間。波形文件存盤。選擇File—Saveas選項，直接存盤即可。運行仿真器。在菜單中選擇項，直到出現(xiàn)，仿真結(jié)束。SimuliaitionWaveforimiSSknhul6?1i〈ciEiniod"Tikiiig.16.6msWilsit13a“*|*—\Pointer8.2nsIhlervai:—0.<nsStait:|End:—514]送O呂-3]-.2]--0]12EU1曰MB-...B]EDIT13150TS心213TQ1X匍2曲th.c〈ur-..5]-4]..unns 10. 0仙 16.6msWilsit13a“*|*—\Pointer8.2nsIhlervai:—0.<nsStait:|End:—514]送O呂-3]-.2]--0]12EU1曰MB-...B]EDIT13150TS心213TQ1X匍2曲th.c〈ur-..5]-4]..unns 10. 0仙 20” □、弟iseZizGr n r』1 rC OOODOO"OOOODlFC 0 - X: X —( ooaoooo□OOOOQOi 001)0001 OOOOOTOn， n*BiB000000B□B0BDBOB0B0BDBOOiQOaOOB0E0B0B0編輯過程的仿真波形圖3-...D]set凹￡ftc-ortd?3?3?5引腳鎖定將設計編程下載進選定的目標器件中，如 EPF10K10作進一步的硬件測試，將設計的所有輸入輸出引腳分別與目標器件的 EPF10K1O勺部分引腳相接,操作如下：1.選擇Assignments—AssignmentsEditor,即進入AssignmentsEditor編輯器。在Category欄選擇Pin,或直接單擊右上側(cè)的Pin按鈕。雙擊TO欄的《new〉,在出現(xiàn)的的下拉欄中選擇對應的端口信號名 （如D[0]）;然后雙擊對應的欄的《new〉，在出現(xiàn)的下拉欄中選擇對應的端口信號名的期間引腳號。最后存儲這些引腳鎖定信息后，必須再編譯（啟動 ）一次，才能將引腳鎖定信息編譯進編程下載文件中。此后就可以準備將編譯好的 SOF文件下載到實驗系統(tǒng)的FPGA中去了。dkhou[4]〉hoix[5]ho*問tiour[jhour[2]abour[3]：*min[5]Ass*gnmentNameLocationLocabonLocaOwloatiortLocaticnLocationLOCdtiWlLocation]LocationLocatiDriLocationLocation-ninlO]LocationLocahcnmin[3]LocatiDrLocationseconcisecwidfO]汨訃更匚and國>"ecwidl2l鋁axid⑶Preset4speakl-wthourseunntikLampfOjC"kamp[l]■4〉drro[2]Vak>ePIM93Fm77PIN.78PIN73PIN74PrN75PIN716PIM.69PIN7DPIN71prN.siPrN52iPIMiSJPILbcPIN7PM卑LxatiginLocationLocaboriLocaHwLocationLocationLocationLocationLocation]LocationLocationLDcahorPIN4gPIN39dkhou[4]〉hoix[5]ho*問tiour[jhour[2]abour[3]：*min[5]Ass*gnmentNameLocationLocabonLocaOwloatiortLocaticnLocationLOCdtiWlLocation]LocationLocatiDriLocationLocation-ninlO]LocationLocahcnmin[3]LocatiDrLocationseconcisecwidfO]汨訃更匚and國>"ecwidl2l鋁axid⑶Preset4speakl-wthourseunntikLampfOjC"kamp[l]■4〉drro[2]Vak>ePIM93Fm77PIN.78PIN73PIN74PrN75PIN716PIM.69PIN7DPIN71prN.siPrN52iPIMiSJPILbcPIN7PM卑LxatiginLocationLocaboriLocaHwLocationLocationLocationLocationLocation]LocationLocationLDcahorPIN4gPIN39prNoPIN.1PrN42PIN10PIN129PIN7PIM4PIN8.5PrN96PrN97圖3.5引腳鎖定圖EnabledYes仕 YesYmYes?心 Y?Yes?心—YesYesYesYesYMYmYmYesg—YesYesYes?心—Y?YesYesYes心3.3.6硬件測試首先將下載線把計算機的打印機口與目標板（如開發(fā)板或?qū)嶒灠澹┻B接好，打開電源，選擇模式7。打開編輯窗和配置文件。選擇，彈出一個編輯窗。在Mode欄中選擇JTAG并在選項下的小方框打勾。注意核對下載文件路徑與文件名。如果文件

沒有出現(xiàn)或者出錯，單擊左Addfile側(cè)按鈕，手動選擇配置文件clock.sof。最后單擊下載標符Start,即進入對目標器件FPGA的配置下載操作。當Progress顯示100%以及在底部的處理欄中出現(xiàn)ConfigurationSucceeded時，表示編程成功,如圖所示。注意，如果必要時，可再次單擊 Start，直至編程成功。Mode-piAfiF狛DeviceEP1C3T1計Hr蠱比亦*￡就嘰INdHard謂阻EnabteledHinwISP1Ioallowbackgroundpfogiarrnirg|fc(MAXIIdevices]Blank-Check博改日朋sol色SelectprogrzarnmingFile査扶范固Mode-piAfiF狛DeviceEP1C3T1計Hr蠱比亦*￡就嘰INdHard謂阻EnabteledHinwISP1Ioallowbackgroundpfogiarrnirg|fc(MAXIIdevices]Blank-Check博改日朋sol色SelectprogrzarnmingFile査扶范固tnclock匚hmd僦mUSEfCOtfeCbnhgure?VerilyO0O4FDD1FFFFFFFF2ZJcj'鏗LJdo出卻2011/4/2014：041JIclocksof2011廠1/2014:0422011/4/2014:49玄件容Of)cL*ek.sef打開aw圖3.6下載完成后，通過硬件測試進一步確定設計是否達到所有的技術(shù)指標,如未達到，可逐步檢查，哪部分出現(xiàn)問題。如果是代碼出現(xiàn)問題，須修改代碼；若是時序波形圖有問題，須重新設置。3.3.7 實驗結(jié)果實驗箱使用模式7，鍵8為復位按鍵，鍵8為1時正常工作。鍵4設置小時，鍵7設置分鐘。下載成功后，按下鍵&及使六個LED復位清零，顯示數(shù)秒的自動計時，可以通過4鍵設置小時數(shù)，7鍵設置分鐘數(shù)。當秒數(shù)滿60則進一位，分鐘數(shù)滿60進一位，當顯示為23:59:59時，秒數(shù)在加一則顯示00:00:00,之后從新計時。四、設計總結(jié)五、附錄5.1VHDL源程序Alert模塊LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYalertISPORT(clk:INSTD_LOGICdain:INSTD_LOGIC_VECTOR(6DOWNTO0)speak:OUTSTD_LOGIClamp:OUTSTD_LOGIC_VECTOR(2DOWNTO0))ENDalert。ARCHITECTUREfunOFalertISSIGNALcount:STD_LOGIC_VECTOR(1DOWNTO0)SIGNALcount1:STD_LOGIC_VECTOR(1DOWNTO0)BEGINspeaker:PROCESS(clk)BEGIN--speak<=count1(1)IF(clk'eventandclk='1')THENIF(dain="0000000")THENspeak<=count1(1)IF(count1>="10")THENcountl〈二"00"—countl為三進制加法計數(shù)器ELS