lvds to mipifpga信號(hào)轉(zhuǎn)換設(shè)計(jì)培訓(xùn)二

武漢精測(cè)電子技術(shù)股份有限公司W(wǎng)UHANJINGCEELECTRONICTECHNOLOGYCO.,LTD2013.03.31FPGALVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03MIPI接口介紹LVDS接口方式MIPI轉(zhuǎn)板的功能FPGA工作原理FPGA原理設(shè)計(jì)FPGA的Timing配置和測(cè)試FPGA操作實(shí)例常見(jiàn)問(wèn)題說(shuō)明內(nèi)容介紹LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03MIPI接口介紹移動(dòng)產(chǎn)業(yè)處理器接口MobileIndustryProcessorInterface是移動(dòng)行業(yè)領(lǐng)導(dǎo)者旨在推動(dòng)一個(gè)開(kāi)放的移動(dòng)應(yīng)用接口標(biāo)準(zhǔn)什么是MIPIMIPI聯(lián)盟主要成員：ARM、Nokia、ST、TI、Intel、SamSung、Ericsson、Motorola、LG、Apple、Freescale、AMD、Sharp、SONY、MediaTek、Google官網(wǎng)：MIPI目標(biāo)目的：把移動(dòng)設(shè)備內(nèi)部的接口如攝像頭、顯示屏、基帶、外設(shè)接口等標(biāo)準(zhǔn)化，從而增加帶寬，提高性能，同時(shí)降低成本、設(shè)計(jì)復(fù)雜度、功耗和EMI。MIPI包括了一套接口標(biāo)準(zhǔn)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.0310Mbps傳輸異步傳輸單端信號(hào)(0V~1.2V)LP低功耗模式每個(gè)LANE可傳輸80~1000Mbps同步傳輸差分信號(hào)(100mV~300mV)支持1~4個(gè)LANE目前支持每行1920像素@60Hz，每行2560像素@30HzHS高速模式MIPI接口組包分配……DataLane0p/nDataLane3p/nLCD模組Clockp/n數(shù)據(jù)組包RGB/DBIPacketeddata應(yīng)用層MIPI接口傳輸MIPI把應(yīng)用層的數(shù)據(jù)轉(zhuǎn)換成多個(gè)LANE信號(hào)送給模組。1個(gè)LANE表示一路差分串行的數(shù)據(jù)。在HS模式下，RGB、Vs/Hs/De被傳輸給模組。在LP模式下，顯示命令DCS通過(guò)數(shù)據(jù)總線(xiàn)接口DBI被傳輸給模組。

RGB像素、Vs/Hs/De、均被組包，后被分配成1~4個(gè)Lane的數(shù)據(jù)流送給模組。Lane0同時(shí)接收來(lái)自模組的信息。Clock和每個(gè)lane都是串行的差分信號(hào)。在LP模式（DCS命令）下，Lane0返回

工作模式工作原理MIPIMIPI接口傳輸原理MIPI接口介紹LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03RGB像素組包上圖中，在包頭的Data_Type中區(qū)分RGB像素的bit數(shù)：上圖中，Vs、Hs的開(kāi)始或結(jié)束均通過(guò)Data_ID來(lái)區(qū)分：MIPI接口信號(hào)處理MIPI數(shù)據(jù)包由包頭、包數(shù)據(jù)、校驗(yàn)字組成，其中，RGB組成長(zhǎng)包，Vs/Hs/De和DCS命令分別組成短包。Vs/Hs組包形式（黃色區(qū)域）數(shù)據(jù)組包過(guò)程MIPI接口介紹LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03VGA和mipi組包的關(guān)系SOT：StartofTransmissionPacket EOT：EndofTransmissionPacketPH：Packet

Head PF：Packet

FootLgP：Long

Packet SP：ShortPacket

（LgP）DEVsyncDEHsync（SP）MIPI接口介紹LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03三個(gè)通道傳輸示例LPmode每個(gè)數(shù)據(jù)包的字節(jié)被輪流送到各個(gè)Lane二個(gè)通道傳輸示例組包分配過(guò)程MIPI接口介紹LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03LVDS接口方式Lvds8bit編碼方式VESAJEIDARGB顏色bit數(shù)6Bit8Bit10Bit傳輸方式單link雙link（一個(gè)link傳奇像素，另一傳輸偶像素，其pix_clk是單link的一半）LVDS時(shí)鐘和數(shù)據(jù)（8bit）LVDS對(duì)照表LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03MIPI轉(zhuǎn)板的功能MIPI轉(zhuǎn)板的實(shí)現(xiàn)方案Fpga把信號(hào)源送來(lái)的兩路lvds視頻信號(hào)按照撥碼開(kāi)關(guān)DIP的設(shè)置轉(zhuǎn)換成并行的mipiRGB信號(hào)送給mipi橋再成為標(biāo)準(zhǔn)的mipi信號(hào)點(diǎn)亮LCM，并產(chǎn)生LCM背光所需的PWM信號(hào)。同時(shí)也將信號(hào)源lvds信號(hào)直接輸出。Mcu上電后直接把DIP狀態(tài)送給fpga，同時(shí)也對(duì)mipi橋進(jìn)行參數(shù)配置使其正常工作。瑞儀8.9吋、9.0吋模組的參數(shù)設(shè)置目前由MCU完成。Fpga所實(shí)現(xiàn)功能如下可配置成單link或雙link模式的lvds視頻輸入。在單link下，lvds-1數(shù)據(jù)輸入有效；在雙link下，lvds-1為偶像素?cái)?shù)據(jù)輸入，lvds-2為奇像素?cái)?shù)據(jù)輸入兩路mipi視頻信號(hào)輸出四路lvds輸出，可實(shí)現(xiàn)兩路雙link輸出，和lvds輸入的關(guān)系：Lvdsin-1

lvdsout-1/3,Lvdsin-2

lvdsout-2/4支持VESA標(biāo)準(zhǔn)，（可升級(jí)支持JEIDA標(biāo)準(zhǔn)）支持6bit，8bit的lvds視頻轉(zhuǎn)成mipi，（可升級(jí)支持10bit）雙link模式下，支持奇偶像素反向輸出支持mipi控制信號(hào)（hs、vs、de）電平反向支持瑞儀8.9、9.0吋模組MiPi轉(zhuǎn)板的操作Fpga上述功能可通過(guò)撥碼開(kāi)關(guān)設(shè)置，如下所示：撥碼開(kāi)關(guān)DIP8DIP7DIP6DIP5DIP4DIP3DIP2DIP1功能保留輸入RGB6bit/8bit選擇保留保留瑞儀LCM選擇輸出mipi奇偶反向Lvds單雙link選擇Mipi控制hs\vs\de輸出電平反向選擇說(shuō)明

0:6bit1:8bit

0: 8.9吋1: 9.0吋0:正常1:反向0:單link1:雙link0：電平正常1：電平反向MIPI轉(zhuǎn)板的原理框圖LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03MIPI輸出接口：用于檢測(cè)MIPI信號(hào)接口類(lèi)型模組，最多提供12路LED驅(qū)動(dòng)接口LEDMODEL接口：用于檢測(cè)LVDS信號(hào)接口類(lèi)型LED背光模組，最多提供6路LED驅(qū)動(dòng)接口LEDNORMAL接口：用于檢測(cè)LVDS信號(hào)接口類(lèi)型普通背光模組單片機(jī)燒錄接口：用于燒錄單片機(jī)程序FPGA燒錄接口：用于燒錄FPGA程序外置升壓板電壓輸出接口：升壓板輸出電壓給MIPI板提供電源備?。褐恍枰褂脙?nèi)置或外置升壓板其中一種方式提供電

源即可。電源輸入接口LVDS信號(hào)輸入接口插針PWM開(kāi)關(guān)LEDNormal接口LEDNormal接口EDID讀寫(xiě)通道選擇外置升壓板輸出接口撥碼開(kāi)關(guān)升壓板MIPI橋MIPI橋FPGA單片機(jī)LVDS信號(hào)輸入接口牛角座MIPI輸出接口MIPI輸出接口EDID通道選擇FPGA程序燒錄接口外置升壓板輸出接口單片機(jī)程序燒錄接口轉(zhuǎn)板型號(hào)：JC-FDMP-D100MIPI轉(zhuǎn)板實(shí)物MIPI轉(zhuǎn)板的功能LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03（轉(zhuǎn)板配合我司103B信號(hào)源點(diǎn)屏）轉(zhuǎn)板點(diǎn)屏示例MIPI轉(zhuǎn)板的功能LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03FPGA工作原理fpga工作結(jié)構(gòu)圖Fpga需要輸入的時(shí)鐘有l(wèi)vds隨路時(shí)鐘，用于解調(diào)lvds數(shù)據(jù)并產(chǎn)生fpga系統(tǒng)時(shí)鐘（也是rgb像素時(shí)鐘）。如圖紅色實(shí)線(xiàn)所示。25Mhz本地時(shí)鐘，用于提供在Mcb_top模塊里的mipi雙link倍頻的配置時(shí)鐘，并作為pwm_ctrl的邏輯時(shí)鐘，如圖紅色虛線(xiàn)所示。

DIP1-8

Lvds-clk

Lvdsin-1Lvdsin-225Mhzclk

Mipi_rst_done

6/8/10bitsel

even/oddsel

vesa/jeidasel

Links

numsel

Vs/Hs/Deinv

Lvdsout-1/3

Lvdsout-2/4

Mipi_clk25Mhz

Mipiclkout

mcu_reg

RGBdat-1

RGBdat-2

Mcb_top

Pwm_ctrl

Ledpwm

Ledon/off

Mipidatach1

Mipidatach2

當(dāng)fpga上電后，電路板的MCU把撥碼開(kāi)關(guān)狀態(tài)送給mcu_reg模塊，該模塊只在收到mipi_rst_done信號(hào)（mipi復(fù)位完成）后根據(jù)撥碼開(kāi)關(guān)的配置產(chǎn)生各種的控制信號(hào)送給各個(gè)功能模塊。Oserdes_top模塊接收到來(lái)自信號(hào)源的兩路Lvds信號(hào)，根據(jù)受到arm_reg的6bit/8bit選擇，奇偶選擇，編碼選擇的控制，對(duì)兩路lvds分別解調(diào)成相應(yīng)的RGB數(shù)據(jù)送給Mcb_top模塊，同時(shí)也將每路的lvds信號(hào)再分成兩路直接輸出lvds。Oserdes_top

Sysclk

Mipioption

Mipioutch1

Mipioutch2

Mcb_top模塊根據(jù)arm_reg的單雙link選擇來(lái)確定輸出mipi數(shù)據(jù)，當(dāng)選擇雙link時(shí)，則輸入的像素時(shí)鐘倍頻，同時(shí)兩路RGB數(shù)據(jù)分別為奇數(shù)據(jù)和偶數(shù)據(jù)，并用該時(shí)鐘將奇偶數(shù)據(jù)合并路完整的mipi數(shù)據(jù)輸出；當(dāng)選擇單link，則兩路RGB數(shù)據(jù)均為相同數(shù)據(jù)輸出。在端口以第一路數(shù)據(jù)和像素時(shí)鐘均輸出mipi信號(hào)。第二路mipi信號(hào)為1路復(fù)制。當(dāng)信號(hào)源的lvds信號(hào)送給fpga后，使mipi初始化完成，即輸出默認(rèn)的雙link模式時(shí)鐘和數(shù)據(jù)，并產(chǎn)生mipi復(fù)位完成信號(hào)（mipi_rst_done，由Lo到Hi，Hi有效）給mcu_reg模塊和電路板的mcu。之后再按arm_reg的控制操作。Mipi_inv模塊根據(jù)arm_reg的mipi控制取反選擇來(lái)確定是否對(duì)hs、vs、de信號(hào)取反。Pwm_ctrl模塊產(chǎn)生兩路mipi輸出的led背光信號(hào)和mipi橋所需的25Mhz工作時(shí)鐘LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03FPGA原理設(shè)計(jì)Mcu_reg模塊Mcu_reg通過(guò)8bit的數(shù)據(jù)總線(xiàn)和MCU接口讀取撥碼開(kāi)關(guān)，并根據(jù)其狀態(tài)相應(yīng)的產(chǎn)生如下控制信號(hào)patterm_bit：輸入lvds6bit/8bit信號(hào)選擇，默認(rèn)6bit，可設(shè)置6bit、8bit。link_num：輸入lvdslink選擇，可設(shè)置單link、雙link。Master_slave：雙link的奇偶像素反向設(shè)置，默認(rèn)不反向。VsHsDe_inv：mipi輸出的控制信號(hào)Vs、Hs、De電平反向選擇。patterm_mode：編碼標(biāo)準(zhǔn)選擇，在當(dāng)前版本中只支持VESA標(biāo)準(zhǔn)。上述控制信號(hào)產(chǎn)生過(guò)程:當(dāng)mipi_rst_done初始化變Hi時(shí)，設(shè)置一個(gè)窗口時(shí)間（10ms左右），在該時(shí)間內(nèi)讀取端口的撥碼開(kāi)關(guān)狀態(tài)，時(shí)間結(jié)束后保持讀取的配置，從而避免在正常工作下?lián)艽a開(kāi)關(guān)被無(wú)意撥弄導(dǎo)致工作錯(cuò)誤。當(dāng)配置后mipi輸出時(shí)鐘將重新鎖定，數(shù)據(jù)重新輸出，mipi_rst_done也有重新由Lo到Hi的過(guò)程。LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03Oserdes_top模塊設(shè)計(jì)Pix_mux模塊和lvds_decode模塊說(shuō)明pix_mux模塊實(shí)際是交叉開(kāi)關(guān)，根據(jù)奇偶選擇控制把輸入的兩組數(shù)據(jù)選擇是否交換輸出。Decode模塊輸出是mipi橋所需的圖像數(shù)據(jù)。兩路RGB數(shù)據(jù)在decode模塊中被解碼分離出三個(gè)圖像控制信號(hào)（Vsync，Hsync、DE）和有效的圖像RGB數(shù)據(jù)。上圖已經(jīng)表明輸出的mipi數(shù)據(jù)、控制信號(hào)和輸入的JEIDA、VESA的lvds數(shù)據(jù)關(guān)系，按此解碼即可。對(duì)于6bit/8bit/10bit的mipi圖像數(shù)據(jù)和decode模塊輸出數(shù)據(jù)總線(xiàn)有如下對(duì)應(yīng)關(guān)系：6bit：

R: Bmp_data[17:12] G: Bmp_data[11:6] B: Bmp_data[5:0] 8bit：

R: Bmp_data[23:16] G: Bmp_data[15:8] B: Bmp_data[7:0]

圖中，模塊lvds_txrx把送來(lái)的兩個(gè)link的lvds信號(hào)解調(diào)成并行的圖像數(shù)據(jù)，分別送給下一級(jí)模塊pix_mux進(jìn)行奇偶反向操作，在模塊decode中選擇相應(yīng)的bit數(shù)和視頻標(biāo)準(zhǔn)進(jìn)行解碼，得到相應(yīng)的bmp圖像data和控制vs/hs/de信號(hào)輸出給下級(jí)。同時(shí)在lvds_txrx中將解調(diào)的數(shù)據(jù)再調(diào)制串化輸出lvds_out。以下對(duì)其所實(shí)現(xiàn)的關(guān)鍵技術(shù)說(shuō)明。在lvds_txrx模塊中，對(duì)lvds的時(shí)鐘和數(shù)據(jù)的解調(diào)并話(huà)和調(diào)制串化均使用xilinx官方在xapp1064文檔中所實(shí)現(xiàn)的方案和Ipcore。lvds解調(diào)采用bitslip方式和數(shù)據(jù)校準(zhǔn)功能，保證數(shù)據(jù)接收可靠性。

FPGA原理設(shè)計(jì)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03Mcb_top模塊設(shè)計(jì)該模塊根據(jù)單雙link選擇信號(hào)，把來(lái)自前級(jí)模塊的并行的lvds圖像數(shù)據(jù)和相應(yīng)的lvds時(shí)鐘分別送到mipi_clk_gen和mipi_data_gen子模塊產(chǎn)生mipi時(shí)鐘和數(shù)據(jù)（1）mipi時(shí)鐘和復(fù)位產(chǎn)生在模塊mipi_clk_gen中，通過(guò)對(duì)原語(yǔ)DCM_CLKGEN采用動(dòng)態(tài)重配置的方式產(chǎn)生mipi_clk。由pin腳輸入的25Mhz時(shí)鐘經(jīng)過(guò)PLL去抖動(dòng)后一路輸出給下一級(jí)模塊，一路在dcm_dfs_manage中作為重配置端口的邏輯時(shí)鐘。輸入的lvds_rst同時(shí)作為模塊邏輯和DCM_CLKGEN的復(fù)位信號(hào)。而DCM_CLKGEN輸出的時(shí)鐘鎖定信號(hào)即為mipi_rst，再延遲后輸出作為fpga復(fù)位完成信號(hào)。

（2）mipi圖像數(shù)據(jù)和控制產(chǎn)生Lvds的數(shù)據(jù)和Vs、Hs、De信號(hào)分別在mipi_data_gen模塊中同時(shí)用fifo來(lái)實(shí)現(xiàn)mipi數(shù)據(jù)。如圖所示虛線(xiàn)左邊為lvds_sysclk時(shí)鐘域、右邊為mipi_clk時(shí)鐘域。哪個(gè)fifo工作由link_num_sel來(lái)控制，不工作的fifo處于復(fù)位狀態(tài)。對(duì)于1link_fifo，寫(xiě)入讀出都是一個(gè)通道數(shù)據(jù)，讀寫(xiě)時(shí)鐘同頻。對(duì)于2link_fifo，寫(xiě)入兩通道數(shù)據(jù)，讀出一通道數(shù)據(jù)，讀時(shí)鐘為寫(xiě)時(shí)鐘的一倍，兩者吞吐量相同。在link_sel中則用mipi_clk對(duì)所輸出的數(shù)據(jù)同步化打拍，保證輸出mipi數(shù)據(jù)和Vs、Hs、De之間能同步?jīng)]有相對(duì)延時(shí)，同時(shí)也使得輸出時(shí)序更穩(wěn)定。FPGA原理設(shè)計(jì)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03Mipi_option模塊該模塊是對(duì)所要輸出的的mipi數(shù)據(jù)、控制信號(hào)操作。目前僅需將VsHsDe取反即可。Pwm_ctrl模塊該模塊產(chǎn)生LED背光啟動(dòng)信號(hào)led_on/off和背光輸出led_pwm。采用PWM方式是使其背光的亮度可調(diào)節(jié)，在上電時(shí)有個(gè)漸亮的過(guò)程。pin腳25Mhz時(shí)鐘同時(shí)作為該模塊和MIPI橋的工作時(shí)鐘。FPGA原理設(shè)計(jì)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03FpgaIO配置LVDS配置LVDS信號(hào)使用LVDS3.3V標(biāo)準(zhǔn)以符合VESA和JEIDA要求。為確保LVDS接收信號(hào)可靠性，提高抗干擾能力，需要設(shè)置FPGA差分端接（OCT）功能。Mipi配置Mipi電平采用LVCMOS33標(biāo)準(zhǔn)，為配合mipi橋芯片工作，需要設(shè)置上拉PULLUP模式。其他IO配置

其他IO均使用LVCMOS33標(biāo)準(zhǔn)。Fpga時(shí)序約束lvds_clk：

需要約束到125Mhz（用于lvds信號(hào)和mipi輸出）

約束語(yǔ)句：

NET"pic_clk25m"TNM_NET="MCB_CLK_IN"; TIMESPEC"TS_MCB_CLK"=PERIOD"MCB_CLK_IN"40nsHIGH50%;pin_clk_25Mhz：

需要約束到25Mhz（用于相關(guān)模塊和mipi橋工作時(shí)鐘）

約束語(yǔ)句： NET"pid_link0_clk_p"TNM_NET="LVDS_CLK"; TIMESPEC"TS_LVDS_CLK"=PERIOD"LVDS_CLK"8.0nsHIGH50%;為能使fpga能可靠接受和輸出高速的lvds和mipi信號(hào)，必須對(duì)其所用到的時(shí)鐘做出約束，F(xiàn)PGA會(huì)自動(dòng)滿(mǎn)足其時(shí)鐘所操作的邏輯FPGA原理設(shè)計(jì)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)FPGA的Timing配置和測(cè)試Timing配置的重要性L(fǎng)CD模組的Timing是表征該模組本質(zhì)特性（如刷屏、分辨率）的一組參數(shù)。是讓模組正常工作的基本要求。在用轉(zhuǎn)板點(diǎn)屏?xí)r，LCD模組的Timing設(shè)置是否正確對(duì)能否正常點(diǎn)屏起到關(guān)鍵作用。Timing不對(duì)，點(diǎn)屏必然出現(xiàn)畫(huà)異。Timing配置過(guò)程：如左圖所示，分別對(duì)信號(hào)源和MIPI橋接芯片配置Timing，當(dāng)發(fā)現(xiàn)點(diǎn)屏參數(shù)不符合時(shí)，先判斷是MIPI橋還是信號(hào)源問(wèn)題。再確定fpga輸入和輸出的timing是否一致。

當(dāng)調(diào)整參數(shù)時(shí)，一般先對(duì)行前肩、行后肩做調(diào)整。對(duì)行同步脈寬、幀同步脈寬盡量不動(dòng)。注意：

FPGA并不配置Timing，只是將上層配置好的Timing原樣輸出給MIPI接口，其輸出的Timing應(yīng)和上層配置一致。只有上層、MIPI橋的Timing都配置正確，其輸出到模組的Timing才正確。

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朱亞凡2013.03FPGA的Timing配置和測(cè)試下兩個(gè)圖說(shuō)明了配置LCD模組的timing的8個(gè)參數(shù)：配置Timing的參數(shù)定義T1，Vact：幀有效，表示一幀圖像里所含有像素的行的個(gè)數(shù)T2，VFP：幀前肩，表示到一幀結(jié)束前消隱區(qū)所含有行的個(gè)數(shù)T3，Vs：

幀同步脈寬，表示幀同步脈寬所含有行的個(gè)數(shù)T4，VBP：幀后肩，表示從幀同步到像素到來(lái)前的消隱區(qū)所含有行的個(gè)數(shù)注意：Vs和Hs的下降沿必須對(duì)齊。T5，HVact：行有效，表示一行圖像里所含像素個(gè)數(shù)，即有效像素時(shí)鐘個(gè)數(shù)T6，HFP：行前肩，表示到行結(jié)束前消隱區(qū)所含像素時(shí)鐘的個(gè)數(shù)T7，Hs：行同步脈寬，表示行同步脈寬所含像素時(shí)鐘的個(gè)數(shù)T8，HBP：行后肩，表示從行同步到像素到來(lái)前的消隱區(qū)所含有像素時(shí)鐘的個(gè)數(shù)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03通過(guò)FPGA測(cè)試信號(hào)源的LVDSTiming信號(hào)源所配置的Timing是以L(fǎng)VDS編碼的形式輸出，難以用示波器、邏輯分析儀查看。有效的方法：如下圖所示：把專(zhuān)用的測(cè)試Timing的FPGA程序下載到轉(zhuǎn)板上。用FPGA工具軟件Chipscope查看LVDS解調(diào)后Timing的T1~T8參數(shù)。這樣看的參數(shù)直觀(guān)準(zhǔn)確使用前需要安裝ISE開(kāi)發(fā)環(huán)境。FPGA的Timing配置和測(cè)試LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03MIPI接口輸入Timing的測(cè)試即為FPGA輸出的RGBTiming的測(cè)試可采用兩種方法測(cè)試：用前述方法，用FPGA專(zhuān)門(mén)的chipscope工具查看輸出的Timing，準(zhǔn)確直觀(guān)。用示波器直接測(cè)量轉(zhuǎn)板上的測(cè)試點(diǎn)（在FPGA和MIPI橋芯片之間）可查看波形質(zhì)量、信號(hào)穩(wěn)定性，但測(cè)timing會(huì)有誤差。FPGA的Timing配置和測(cè)試LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目該項(xiàng)目所點(diǎn)MiniPad是6bit屏，分辨率768×1024，LVDS單link輸出，VESA編碼FPGA操作實(shí)例信號(hào)源配置timing，紅框內(nèi)LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目FPGA操作實(shí)例設(shè)置好轉(zhuǎn)板的撥碼開(kāi)關(guān)，接好電源線(xiàn)，在上層配置軟件中供電轉(zhuǎn)板FPGA程序編程（如果僅是測(cè)試Timing，則不需此步驟）LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目FPGA操作實(shí)例接好FPGA下載線(xiàn)接到JTAG插座。打開(kāi)FPGA編程工具iMPACT。在虛線(xiàn)框處點(diǎn)擊鼠標(biāo)右鍵增加要編程的*.mcs文件。選擇編程器件類(lèi)型。轉(zhuǎn)板FPGA程序編程LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目FPGA操作實(shí)例在已經(jīng)變綠的虛線(xiàn)框處點(diǎn)擊鼠標(biāo)右鍵，選擇編程操作轉(zhuǎn)板FPGA程序編程LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目將下載器連接到FPGA的JTAG接口打開(kāi)chipscope-Analyser軟件，并連接JTAG鏈路FPGA操作實(shí)例用chipscope查看信號(hào)源LVDS輸出timing添加Timing測(cè)試的FPGA程序文件（*.bit）添加用于測(cè)試的信號(hào)探測(cè)文件（*.cdc）

LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目加載完成后選擇連續(xù)抓取操作FPGA操作實(shí)例用chipscope查看信號(hào)源LVDS輸出timing點(diǎn)擊Waveform窗口，查看波形對(duì)窗口中的信號(hào)點(diǎn)擊鼠標(biāo)右鍵，選擇顯示十進(jìn)制數(shù)字，則在右側(cè)波形區(qū)可看到所測(cè)量的Timing值，如黃色方框內(nèi)所顯示。LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目測(cè)試FPGA輸出timingFPGA操作實(shí)例重新上電加載轉(zhuǎn)板的FPGA程序用chipscope查看（操作同前）或用示波器查看轉(zhuǎn)板測(cè)試點(diǎn)可在轉(zhuǎn)板的測(cè)試點(diǎn)上用示波器來(lái)看HorizonaltimingwithDOTCLK64MHZ(768*1024*60=64)Item

ValueHorizonalbackporchHBP0.87usHorizonallowpulsewidthHS0.99usHorizonalfrontporchHFP0.93usHorizonalactiveperiodHACT11.98usVerticalbackporchVBP443.66usVerticallowpulsewidthVS739.usVerticalfrontporchVFP532.368usVerticalactiveperiodVACT15.142ms圖為實(shí)際測(cè)得信號(hào)板子實(shí)際刷新頻率是60HZ，TTL輸出時(shí)鐘是64MHZ，換算成周期為15.6nsLVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03可在轉(zhuǎn)板的測(cè)試點(diǎn)上用示波器來(lái)看MIPI時(shí)鐘波形下圖根據(jù)HFP,HS,HBP,HACT的參數(shù)換算下圖即為示波器實(shí)測(cè)的timeingFPGA操作實(shí)例每一行的RGB數(shù)據(jù)在DE為高電平時(shí)輸出LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03實(shí)例1，友達(dá)MiniPad項(xiàng)目FPGA操作實(shí)例下載MCU程序?qū)IPI橋接芯片配置Timing關(guān)電，將LCD模組接到轉(zhuǎn)板上，重新上電查看點(diǎn)屏結(jié)果LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03所點(diǎn)是6bit屏，分辨率960×1200，LVDS雙link輸出，VESA編碼FPGA操作實(shí)例上層Timing配置如下圖：實(shí)例2，瑞儀8.9吋項(xiàng)目FPGA操作同友達(dá)MiniPad需要注意：撥碼開(kāi)關(guān)的奇偶反向設(shè)置是否和上層配置一致LVDS傳輸?shù)南袼貢r(shí)鐘頻率是MIPI像素時(shí)鐘的一半，因此其LVDS傳輸?shù)腡iming中其和Hsync有關(guān)的4個(gè)參數(shù)（行前肩、行后肩、行同步脈寬、行有效）的值也為上層對(duì)應(yīng)參數(shù)值的一半，但持續(xù)的時(shí)間不會(huì)改變。和Vsync有關(guān)的4個(gè)參數(shù)則不變LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03常見(jiàn)問(wèn)題說(shuō)明由FPGA設(shè)置不合適所引起的問(wèn)題由FPGA和MCU配合引起的問(wèn)題由FPGA和信號(hào)源配合引起的問(wèn)題由FPGA自身設(shè)計(jì)引起的問(wèn)題由線(xiàn)材所引起的FPGA問(wèn)題LVDStoMIPI的FPGA信號(hào)轉(zhuǎn)換設(shè)計(jì)武漢精測(cè)電子公司研發(fā)部

朱亞凡2013.03常見(jiàn)問(wèn)題說(shuō)明由FPGA設(shè)置不合適所引起的問(wèn)題畫(huà)面顯示一半原因：在雙link下，轉(zhuǎn)板撥碼開(kāi)關(guān)被設(shè)置

單link模式；在單link下，為上層

配置或MIPI橋配置問(wèn)題。畫(huà)面邊緣有鋸齒/毛刺/左右邊框位置不對(duì)原因：在雙link下，轉(zhuǎn)板撥碼開(kāi)關(guān)的奇偶

反向設(shè)置和上層配置相反所致；

在單link下，為上層配置或MIPI

橋配置問(wèn)題。畫(huà)面顏色缺失

原因：上層配置8bit，而轉(zhuǎn)板撥碼開(kāi)關(guān)

被設(shè)置成6bit模式。畫(huà)面顏色變色

原因：上層配置6bit，而轉(zhuǎn)板撥碼開(kāi)關(guān)被

設(shè)置成8bit模式。輸出VsHsDe反向

原因：轉(zhuǎn)板的撥碼開(kāi)關(guān)的VeHsDe反向

設(shè)置錯(cuò)誤由FPGA和MCU配合引起的問(wèn)題畫(huà)面左右或上下偏移原因：上層配置的timing本身問(wèn)題，

或MCU配置給MIPI橋問(wèn)題導(dǎo)致

和FPGA輸出timing不一致邊框錯(cuò)位畫(huà)異原因：上層配置的timing本身問(wèn)題，或MCU配置給MIPI橋問(wèn)題導(dǎo)致

和FPGA輸出timing不一致部分畫(huà)面重復(fù)或被壓縮

原因：上層配置的timing本身問(wèn)題，

或MCU配置給MIPI橋問(wèn)題導(dǎo)致

和FPGA輸出timing不一致由FPGA和信號(hào)源配合引起的問(wèn)題點(diǎn)屏bit錯(cuò)誤或顏色丟失等畫(huà)異

原因：Chroma29135機(jī)臺(tái)的“L