EDA實驗報告31-十六進(jìn)制7段數(shù)碼管顯示譯碼設(shè)計

EDA技術(shù)與應(yīng)用實驗報告姓名學(xué)號專業(yè)年級電子信息工程實驗題目十六進(jìn)制7段數(shù)碼顯示譯碼設(shè)計實驗?zāi)康膶W(xué)習(xí)7段數(shù)碼顯示譯碼設(shè)計和硬件驗證通過VHDL語言設(shè)計7段數(shù)碼顯示譯碼電路，進(jìn)一步掌握層次化設(shè)計方法實驗原理數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，輸出表達(dá)為十六進(jìn)制數(shù)。為了滿足十六進(jìn)制數(shù)的譯碼顯示，可利用譯碼程序在FPGA/CPLD中來實現(xiàn)輸出信號LED_7seg的7位分別接數(shù)碼管的7個段a-b-c-d-e-f-g(-h)，高位在左，低位在右（如果有小數(shù)點，增加h段）。由于使用的是共陰極數(shù)碼管，各個段接高電平時發(fā)光，低電平不亮。實驗內(nèi)容實驗一：十六進(jìn)制7段數(shù)碼顯示譯碼設(shè)計用VHDL文本輸入方法，完成十六進(jìn)制計數(shù)器和7段數(shù)碼顯示譯碼電路設(shè)計層次化設(shè)計，建立頂層文件，完成十六進(jìn)制7段數(shù)碼顯示譯碼電路的設(shè)計每一層次都須進(jìn)行編譯、綜合、適配、仿真，并最終進(jìn)行硬件測試。實驗步驟實驗一完成十六進(jìn)制計數(shù)器cont_16.vhdl的設(shè)計，創(chuàng)建project，編譯、仿真，給出時序波形圖（詳見P88）完成7段數(shù)碼顯示譯碼電路nt_7seg.vhdl的設(shè)計，創(chuàng)建project，編譯、仿真，給出時序波形圖將以上兩個底層vhdl文件拷貝到頂層文件nt_7seg_top目錄，創(chuàng)建project，用元件例化語句完成頂層電路nt_7seg_top.vhdl的設(shè)計，編譯、仿真，給出時序波形圖，引腳鎖定，編程下載，并進(jìn)行硬件測試實驗結(jié)果及分析1．十六進(jìn)制計數(shù)器計數(shù)到“1111”時cout產(chǎn)生進(jìn)位信號2.每一次計數(shù)對應(yīng)數(shù)碼管不同的顯示譯碼輸出，由頂層文件nt_7seg_top.vhdl的時序仿真波形圖可見，當(dāng)數(shù)碼管顯示到“71”即對應(yīng)的十六進(jìn)制“F”時，計數(shù)值清零（rst0<=‘0’）,數(shù)碼管重新從“3F”即‘1’遞增至‘F’循環(huán)顯示。實驗過程中所遇到的問題及相應(yīng)的解決方法實驗過程中，由于在對頂層文件nt_7seg_top.vhdl進(jìn)行編譯時，沒有把兩個底層文件加入到工程來，故編程下載后數(shù)碼管沒有任何顯示，經(jīng)重新建立project，編譯后問題得以解決另外在編寫程序時要仔細(xì)，以免寫錯了段碼導(dǎo)致數(shù)碼管顯示的不是‘1’到‘F’的循環(huán)計數(shù)，而有個別譯碼錯誤將clk0接到78腳的時鐘輸出端，可以獲得0-