D觸發(fā)器的設(shè)計實驗報告

EDA實驗報告書姓名xxx學(xué)號xxxxxxx實驗時間課題名稱上升沿觸發(fā)的D觸發(fā)器的設(shè)計實驗?zāi)康?.初步掌握QuatusⅡ軟件的使用方法2.掌握采用VHDL語言設(shè)計常見時序邏輯電路的方法3.理解時鐘信號和使能信號在VHDL語言中的表述方法。4.進一步熟悉VHDL語言的常見語句設(shè)計要求1.設(shè)計一個帶使能信號的上升沿觸發(fā)的D觸發(fā)器。其中EN=1時觸發(fā)器正常工作.2.設(shè)計帶有使能端的JK觸發(fā)器設(shè)計程序設(shè)計思路D觸發(fā)器的四個端口CLK,D,en,Q數(shù)據(jù)類型定義為STD_LOGIC,再根據(jù)各輸入輸出的功能編寫程序。使上升沿觸發(fā)，en為控制端。設(shè)計原理圖及源程序源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFISPORT(CLK,D,EN:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENIFEN='1'THENQ1<=D;ENDIF;ENDIF;ENDPROCESS;Q<=Q1;ENDbhv; 帶有使能端的JK觸發(fā)器設(shè)計程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJKFISPORT(CLK,J,K,EN:INSTD_LOGIC;Q,NQ:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFJKFISSIGNALQ_S,NQ_S:STD_LOGIC;BEGINPROCESS(CLK,J,K)BEGINIFCLK'EVENTANDCLK='0'THENIFEN='1'THENIFJ='0'ANDK='1'THENQ_S<='0';NQ_S<='1';ELSIFJ='1'ANDK='0'THENQ_S<='1';NQ_S<='0';ELSIFJ='1'ANDK='1'THENQ_S<=NOTQ_S;NQ_S<=NOTNQ_s;ENDIF;ENDIF;ENDIF;ENDPROCESS;Q<=Q_S;NQ<=NQ_S;ENDbhv;仿真波形圖問題討論列舉Quatus=2\*ROMANII和Maxplus=2\*ROMANII軟件在使用過程中的不同之處1、推薦用于所有新的CPLD、FPGA和結(jié)構(gòu)化ASIC設(shè)計1）支持新的MAX?IICPLD以及Cyclone?、Stratix?和StratixIIFPGA以及HardCopy?結(jié)構(gòu)化Asic2）支持MAX、FLEX?和ACEX?設(shè)計2、更快的按鍵式性能表現(xiàn)，更適用于引腳鎖定的情況3、出眾的集成化綜合支持4、友好的MAX+PLUSIIlook-&-feel選項5、轉(zhuǎn)換MAX+PLUSII工程的增強功能6、許多設(shè)計人員使用QuartusII軟件，并且對其印象深刻教師評分操作成績報告成績