基于VHDL的2FSK的信號發(fā)生器

通信原理課程設計報告題目基于VHDL的2FSK的信號發(fā)生器學院電子信息工程學院專業(yè)電子信息工程〔本〕學生姓名XXX學號XXX年級XXX指導教師XX職稱XXX二〇一〇年十二月基于VHDL的2FSK信號發(fā)生器摘要：二進制頻移鍵控技術〔2FSK〕具有方法簡單，易于實現，解調不需恢復本地載波，可以異步傳輸，抗噪聲和抗衰落性能較強等優(yōu)點。本文基于VHDL和MAX+plusⅡ軟件開發(fā)平臺，利用VHDL硬件描述語言，自上而下地逐層完成相應的描述、綜合、優(yōu)化、仿真與驗證，直到生成器件2FSK信號發(fā)生器的設計，介紹了具體設計方法和仿真分析結果。上述設計除了系統(tǒng)行為和功能描述以外，其他所有的功能都是由計算機自動完成。該設計容量大、速度快、體積小，在電子行業(yè)應用中，占有極其重要的地位。關鍵詞：2FSK；VHDL；信號發(fā)生器目錄第1章緒論11.1選題背景11.2研究的主要內容1第2章2FSK信號發(fā)生器的原理22.12FSK信號的調制與解調22.22FSK信號產生原理22.3VHDL語言特點32.4VHDL語言結構3第3章2FSK信號發(fā)生器建模與程序設計53.12FSK的核心程序段53.22FSK信號發(fā)生器各模塊63.2.1分頻器63.2.2m序列產生器7跳變檢測73.2.4正弦信號的產生83.3仿真波形及分析8結論10參考文獻11附錄12緒論1.1選題背景隨著電子計算機的普及，數據通信技術正在迅速開展。數字頻率調制是數據通信中常見的一種調制方式。二進制頻移鍵控方法簡單，易于實現，解調不需恢復本地載波，支持異步傳輸，抗噪聲和抗衰落性能也較強。因此2FSK調制技術在通信行業(yè)得到了廣泛的應用，并且主要適用于低、中速數據傳輸。2FSK是用兩個不同頻率的正弦波信號構成，分別表示基帶信號的0和1，通過發(fā)送這兩正弦信號來實現對基帶信號的傳輸。2FSK中M序列發(fā)生器可以看作是一個基帶信號源，在實際應用中，可以由具體信號源來替代。12MHz時鐘信號經過分頻器產生240KHz、120KHz和1.2KHz三個頻率信號，1.2KHz信號用來產生1.2KHz的M偽隨機序列信號[1]。2選1數據選擇器由M序列信號控制在240KHz和120KHz兩個信號中選擇一個輸出。正弦波發(fā)生器根據輸入信號的頻率產生兩個不同頻率的數字正弦波信號，經過D/A后變成不同頻率的正弦波信號輸出。由于微電子技術的迅猛開展，使得VHDL的性能指標，例如規(guī)模、功能、時間等性能也越來越好。VHDL在數字系統(tǒng)設計中占據了越來越重要的位置。而隨著器件的開展，開發(fā)環(huán)境也進一步得到優(yōu)化。VHDL程序的設計可用Altera公司的MAX+PlusⅡ軟件開發(fā)系統(tǒng)來實現，它為用戶提供了良好的開發(fā)環(huán)境，包含有豐富的庫資源，很容易實現各種電路設計，它支持多種輸入方式，并有極強的仿真系統(tǒng)。它最大的優(yōu)點是支持在線調試，這對于長期從事電路設計調試者來說極大地提高了效率?？s短了產品開發(fā)和市場之間的距離，這標志著EDA〔ElectronicDesignAutomation〕技術已經成熟。1.2研究的主要內容〔1〕研究VHDL的語言特點和根本結構。〔2〕研究2FSK根本原理?！?〕基于VHDL硬件描述語言繪制2FSK信號發(fā)生器框圖?！?〕基于VHDL硬件描述語言的建模及程序設計，分析2FSK信號發(fā)生器各模塊的實現。以及建立仿真圖形?！?〕對仿真圖形進行分析總結。第2章2FSK信號發(fā)生器的原理2.12FSK信號的調制與解調2FSK是利用載波的頻率變化來傳遞數字信息的一種非線性調制方法。在2FSK〔二進制頻移鍵控〕系統(tǒng)中，使用兩個不同頻率的載波分別代表數字信號“0〞和“1〞，2FSK信號的解調和調制是一個相反的過程。2FSK信號的解調是將已調的載波信號中，恢復為調制前的基帶信號“0〞和“1〞。2.22FSK信號產生原理數字頻率調制又稱頻移鍵控〔FSK〕，二進制頻移鍵控記作2FSK。數字頻移鍵控是用載波的頻率來傳送數字消息，即用所傳送的數字消息控制載波的頻率。2FSK信號便是符號“1〞對應于載頻，而符號“0〞對應于載頻〔與不同的另一載頻〕的已調波形，而且與之間的改變是瞬間完成的。從原理上講，數字調頻可用模擬調頻法來實現，也可用鍵控法來實現。模擬調頻法是利用一個矩形脈沖序列對一個載波進行調頻，是頻移鍵控通信方式早期采用的實現方法。2FSK鍵控法那么是利用受矩形脈沖序列控制的開關電路對兩個不同的獨立頻率源進行選通。鍵控法的特點是轉換速度快、波形好、穩(wěn)定度高且易于實現，故應用廣泛。2FSK信號的產生方法如圖2-1所示。圖中為代表信息的二進制矩形脈沖序列，即使2FSK信號[2]。s(t)s(t)模擬調頻器s(t)010010圖2-12FSK信號產生方法根據以上2FSK信號產生的原理，已調信號的數字表達式見式〔2-1〕：〔2-1〕其中，s(t)為單極性非零矩形脈沖序列，公式見式〔2-2〕：〔2-2〕其中表達式見式〔2-3〕：〔2-3〕為對逐碼元取反而形成的脈沖序列，其表達式見式〔2-4〕：〔2-4〕其中，是的反碼，即假設，那么；假設，那么。表達式見式〔2-5〕：〔2-5〕2FSK信號的功率譜公式見式〔2-6〕：〔2-6〕數字調頻信號的解調方法很多，如鑒頻法、相干檢測法、包絡檢測法、過零檢測法、差分檢測法等。相干解調2FSK系統(tǒng)的抗噪聲性能優(yōu)于非相干的包絡檢測，但需要插入兩個相干載波電路較為復雜。包絡檢測無需相干載波，因而電路較為簡單。當輸入信號的信噪比r很大時，兩者的相對差異不是很明顯。一般而言，大信噪比時常用包絡檢測法，小信噪比時才用相干解調法。2.3VHDL語言特點VHDL語言即超高速集成電路硬件描述語言。它是一種用形式化方法來描述數字電路和設計數字邏輯系統(tǒng)的語言。特別適合描述復雜的組合邏輯、組運算、狀態(tài)機和真值表，是1980年美國國防部實施超高速集成電路VHSIC工程中開發(fā)形成的描述集成電路結構和功能的標準語言，并在1987年成立了IEEE的標準。和傳統(tǒng)門級設計方法相比有以下幾個特點：(1)設計層次高，用于在較復雜的運算時能盡快的發(fā)現問題，縮短設計周期，產品上市快，從而降低本錢；(2)與工藝無關，獨立實現，修改方便，系統(tǒng)描述能力強；(3)可讀性好，有利于交流，適合文檔保存；(4)VHDL標準、標準并且可移植性強；(5)VHDL類型多并且支持用戶自定義類型，支持自上而下的設計方法和多種電路設計。2.4VHDL語言結構一個完整的VHDL程序通常包括實體(Entity)、結構體(Architecture)、配置(Configuration)、程序包集合(Package)和庫(Library)5個局部。前4局部是可分別編譯的源設計單元。庫存放已經編譯的實體、結構體、配置和程序包集合。實體結構體VHDL程序結構的實體是VHDL的硬件抽象,它表示具有明確的輸入、輸出的硬件設計的一局部。結構體指定設計實體輸入和輸出之間的行為、邏輯關系或功能，并且可以采用行為風格、數據流風格、結構化風格或3種風格的混合形式進行描述。其VHDL的結構如圖2-2中圖a〕所示。VHDL允許設計者對單個實體定義多個結構，并提供一個配置管理器，負責管理在特定的編譯和仿真間使用某個結構體，并對仿真的結果進行比擬，從中可以選出最正確的結構體，如圖2-2中圖b〕所示。實體說明實體結構體實體說明結構體1結構體2結構體3a〕VHDL結構圖b〕有多個實體的VHDL程序結構圖2-2VHDL程序結構圖[3]第3章2FSK信號發(fā)生器建模與程序設計3.12FSK的核心程序段LIBRARYIEEE：USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYfskISPORT(clock:INSTD_LOGIC；正弦波發(fā)生器dout:OUTSTD_LOGIC_VECTOR(7DOWNTO0)并行數據DATACode:BUFFERSTD_LOGIC〕；輸出m序列ENDfsk；SIGNALm：STD_LOGIC_VETOR(2DOWNTO0);m序列PROCESS(sinclk1)sinclk1100分頻得到coderate碼元速率M_sequence_from：產生“1110010〞m序列PROCESS(coderate)BEGINIF(coderate'eventANDcoderate'1')THENm(0)<=m(0);m(1)<=m(2);ENDIF;ENDPROCESS;PROCESS(sinclk,clock,code)BEGINIF(code='0')THENsinclk<=sinclk1;ELSEsinclk<=clock;選擇正弦波發(fā)生器的時鐘電路ENDIF;ENDPROCESS;Jump_high<=〔nottimp〕ANDcode；0到1跳變PROCESS〔sinclk〕2FSK跳變的不同處理BEGINIF(sinclk'eventANDsinclk='1')THENtemp<=code;IF((count100="1100011")OR(jump_high='1'))THENcount100<="000000";ELSEcount100<=count100+'1';ENDIF;ENDIF;ENDPROCESS;PROCESS(count100)產生正弦波的一個周期內的100個樣點值BEGINCASEcount100ISWEEN"0000000"=>dout<=“01111111〞；WEENothers=>null;ENDCASE;EDNPROCESS;ENDfsk_arch;2FSK信號發(fā)生器完整程序見附錄。3.22FSK信號產生器各模塊整個2FSK系統(tǒng)共分為分頻器、m序列產生器、跳變檢測、正弦波信號發(fā)生器和DAC數模變換器等5局部，其中前4局部由FPGA器件完成。圖3-1所示為2FSK信號發(fā)生器框圖。1.21.2KHz120KHz時鐘輸入1.2MHz分頻器M序列產生器正弦信號發(fā)生器DAC跳變檢測圖3-12FSK信號發(fā)生器框圖3.2.1分頻器本設計的數據速率為1.2kb/s，要求產生1.2KHz和2.4KHz兩個正弦信號。對每個碼元持續(xù)周期所對應正弦信號取100個采樣點，因此要求能產生兩個時鐘信號：1.2KHz〔數據速率〕和120KHz〔正弦波信號發(fā)生器輸入時鐘〕。基準時鐘由外部時鐘輸入，因此需設計一個100分頻器產生120KHz信號，再設計一個100分頻器產生1.2KHz信號[4,5]。m序列產生器m序列是偽隨機序列的一種，它的顯著特點是：〔1〕隨機特性；〔2〕預先可確定性；〔3〕循環(huán)特性，從而在通信領域得到了廣泛的應用。本設計用一種帶有兩個反應抽頭的三級反應移位存放器得到一串“1110010〞循環(huán)序列，并采取措施防止進入全“0〞狀態(tài)。通過更換時鐘頻率，可以方便地改變輸入碼元的速率。m序列產生器的電路結構如圖3-2所示。1.21.2KHz時鐘信號或門異或門或非門DQCLKDQCLKDQCLK圖3-2“1110010〞偽隨機m序列產生器圖跳變檢測將跳變檢測引入正弦波的產生中，可以使每次基帶碼元上升沿或下降沿到來時，對應輸出波形位于正弦波形的處[6]?；鶐盘柕奶儥z測可以有很多方法，圖3-3所示為一種在可編程邏輯器件中實現的方案。時鐘信號時鐘信號跳變輸出基帶碼元DQCLK異或門圖3-3信號跳變檢測電路圖3.2.4正弦信號的產生用數字電路和DAC變換器可以產生要求的模擬信號。根據抽樣定理可知，當用模擬信號最大頻率兩倍以上的速率對該模擬信號采樣時，便可將原模擬信號不失真地恢復出來。本設計要求得到的是兩個不同頻率的正弦信號，其頻率正好呈倍數關系。設計中對1.2KHz的正弦波一個周期采樣100個點，即采樣速率為原正弦信號頻率的100倍。因此完全可以在接收端將原正弦信號不失真地恢復出來，從而可以在接收端對FSK信號正確地解調。本設計中每個采樣點采用8位量化編碼，即8位分辨率。采樣點的個數與分辨率的大小主要取決于FPGA器件的容量，其中分辨率的上下還與DAC的位數有關。本設計中，數字基帶信號與2FSK調制信號的對應關系為：“0〞對應1.2KHz，“1〞對應2.4KHz。具體的正弦波信號產生器可以用查找表來實現。按前面的設計思想，本方案需要設計有100個單元的查找表，其中每個單元分別保存100個正弦波采樣的對應樣值。當碼元由1變?yōu)?時，為了產生1.2KHz的正弦信號，只需要將查找表中的內容逐一讀出即可，直到將查找表中所有單元讀取完畢，然后再從第一單元開始讀取。這樣，每個碼元周期內將輸出一個周期的正弦波信號。當碼元由0變?yōu)?時，為了產生2.4KHz的正弦信號，就不能逐一讀取所有單元了，而要每隔一個單元讀取一個樣值。這樣，在每個碼元周期內就會對整個查找表讀取兩次，即輸出兩個周期為2.4KHz的正弦波信號。3.3功能仿真波形及分析2FSK的總體波形如圖3-4所示，其中CLOCK為正弦波發(fā)生器時鐘MODE表示0：2FSK；1:2PSK，CLK120為用于產生一個1.2KHz的正弦波信號，CLK240為用于產生一個2.4KHz的正弦波信號，VALUE為正弦波的采樣點峰值，M_MODE為輸出m序列。圖3-42FSK仿真波形圖下列圖3-5所示為產生的2FSK波形，可以明顯地看到在M_MODE跳變前后VALUE的碼元寬度相差一倍，實現了2FSK的頻率變化來傳遞數字信息，即120KHz表示信號“0〞，240KHz表示信號“1〞。圖3-52FSK仿真波形圖下列圖3-6可以看出傳遞信號“1〞的波形密度明顯比傳遞信號“0〞的波形密度高。圖3-62FSK仿真波形圖2FSK的信號傳遞頻率從下列圖3-7中可以看出為240KHz，信號“1〞和“0〞的跳變是通過相位的改變來實現的。圖3-72FSK仿真波形圖結論本設計根本到達了設計要求所述的2FSK信號發(fā)生器的功能。模擬檢測說明，在這個課程設計中，需要輸入一個整周期內100個采樣點的值，沒有利用查找表的方法實現，而是直接在程序中輸入100個采樣點的值。2FSK信號發(fā)生器主要有分頻器，m序列產生器，跳變檢測，正弦信號發(fā)生器和DAC幾個局部組成。2FSK的關鍵是通過判斷信號跳變是來改變頻率的變化，2PSK的關鍵是通過信號的跳變來改變相位的變化。并且我們通過仿真圖能夠看出設計的2FSK信號發(fā)生器符合要求。這次課程設計為2FSK信號發(fā)生器的設計，是在學習了VHDL語言后進一步對其靈活運用，進行的仿真設計。課程設計用了一周時間，首先，了解了該設計的要去，通過查找資料，學習了設計的方法，進而對設計分析。然后劃定各個功能模塊，并分別對各功能模塊進行底層設計，并將各功能模塊按需要連接起來進行頂層的設計。最在EDA課程學習的VHDL語言為根底上，通過MAX+plusⅡ軟件開發(fā)環(huán)境對各功能模塊分別進行調試、編譯，實現模塊的功能，并分別進行了仿真和分析。

另外，本次課程設計能夠順利完成，要感謝石老師課堂上給我們悉心地傳授知識，以及班上優(yōu)秀的同學給予的幫助。本次課程設計遇到了很多麻煩，比方：資料不好查找，圖書館該課題的書幾乎沒有，只有通過網絡搜尋或查看其它的書籍，不懂的地方通過問同學和老師來獲取幫助。而且對于MAX+plusⅡ軟件的運用不是很熟悉，通過自己網上查詢和同學幫助，最終能夠將系統(tǒng)進行仿真。在仿真時問題最大，程序是自己參考其他論文資料的，但是程序出現了錯誤，仿真時M序列始終無法顯示波形，最后也是通過自己和同組同學查閱很多資料，向同學請教等修改了程序，且能夠完全進行仿真測試。通過該課程設計，我們了解到數字系統(tǒng)的設計可以直接面向需求，根據系統(tǒng)的行為和功能要求，自上自下地逐層完成相應的描述、綜合、優(yōu)化、仿真與驗證，直到生成器件。本設計過程除了系統(tǒng)原理介紹、VHDL語言結構描述、信號發(fā)生器建模，其它的所有設計過程都用MAX+PlusⅡ軟件來完成。通過該設計，對MAX+PlusⅡ軟件的運用更加熟練，同時對VHDL語言掌握更加熟悉。做到了電子設計自動化〔EDA〕。參考文獻[1]吳海濤,梁迎春,陳英俊.基于FPGA的全數字FSK調制解調器.現代電子技術,2023,30(23):72-76[2]吳國增,李榮強,趙安邦.基于VHDL語言的2FSK信號發(fā)生器設計.電子元器件應用,2006,8(8):2[3]SimonHaykin.CommunicationSystemsFourthEdition通信系統(tǒng).北京:電子工業(yè)出版社,2023[4]金鳳蓮.VHDL語言在EDA仿真的應用.現代電子技術,2005(197):115-122[5]梅燦華,張乾.基于FPGA的鍵控移頻調制解調器的設計與實現.安徽大學報,2003,27(2):22-27[6]劉愛榮,王振成.EDA與CPLD開發(fā)應用簡明教程.北京:清華大學出版社,2007附錄LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;USEIEEE.std_logic_unsigned.all;USEIEEE.std_logic_arith.all;ENTITYPSKFSKISPORT(CLOCK:INSTD_LOGIC;--正弦波發(fā)生器時鐘MODE:INSTD_LOGIC;--0：FSK;1:PSKCLK240:bufferSTD_LOGIC;--用于產生一個2.4KHz的正弦波信號CLK120:bufferSTD_LOGIC;--用于產生一個1.2KHz的正弦波信號VALUE:outstd_logic_vector(7DOWNTO0);--正弦波的采樣點峰值M_CODE:BUFFERSTD_LOGIC);--輸出m序列ENDPSKFSK;ARCHITECTUREPSKFSK_ARCHOFPSKFSKISSIGNALCOUNT100:INTEGERRANGE0TO99;--記錄100個狀態(tài)SIGNALCOUNT50:INTEGERRANGE0TO49;--記錄50個狀態(tài)SIGNALCOUNT:INTEGERRANGE1TO10;--記錄10個狀態(tài)，實現12M分頻到240KHz得到CLK240時鐘信號SIGNALSINCLK,CODERATE:STD_LOGIC;--正弦波信號的頻率以及隨機序列的編碼速率SIGNALTEMP,JUMP_HIGH,JUMP_LOW:STD_LOGIC;--0，1跳變標志SIGNALM:std_logic_vector(2DOWNTO0);--m序列BEGINPROCESS(CLOCK)--分頻為240KHz的CLK240信號BEGINIF(CLOCK'EVENTANDCLOCK='1')THENIF(COUNT=10)THENCOUNT<=1;--計數滿時計數回復初值CLK240<=NOTCLK240;--輸出時鐘翻轉一次ELSIF(COUNT=5)THENCOUNT<=COUNT+1;CLK240<=NOTCLK240;--輸出時鐘翻轉一次ELSECOUNT<=COUNT+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK240)--分頻為120KHz的CLK120信號BEGINIF(CLK240'EVENTANDCLK240='1')THENCLK120<=NOTCLK120;ENDIF;ENDPROCESS;PROCESS(CLK120)--LOAD_CLK1100分頻得到CODERATE碼元速率1.2KHzBEGINIF(CLK120'EVENTANDCLK120='1')THENIF(COUNT50=49)THENCOUNT50<=0;CODERATE<=NOTCODERATE;ELSECOUNT50<=COUNT50+1;ENDIF;ENDIF;ENDPROCESS;M_SEQUENCE_FORM:--產生"1110010"m序列PROCESS(CODERATE)BEGINIF(CODERATE'EVENTANDCODERATE='1')THENM(0)<=M(1);--實現移位功能M(1)<=M(2);ENDIF;ENDPROCESS;PROCESS(CODERATE)BEGINIF(CODERATE'EVENTANDCODERATE='1')THENM(2)<=(M(1)XORM(0))OR(NOT(M(0)ORM(1)ORM(2)));--邏輯表達式跟上面的移位功能產生m的隨機序列“1110010〞ENDIF;ENDPROCESS;M_CODE<=M(0);PROCESS(MODE,CLK240,CLK120,M_CODE)BEGINIF(MODE='0'ANDM_CODE='0')THENSINCLK<=CLK120;ELSESINCLK<=CLK240;--選擇正弦信號波產生器的時鐘頻率ENDIF;ENDPROCESS;JUMP_HIGH<=(NOTTEMP)ANDM_CODE;--0到1跳變JUMP_LOW<=(NOTM_CODE)ANDTEMP;--1到0跳變PROCESS(SINCLK)--2FSK與2PSK對跳變的不同處理BEGINIF(SINCLK'EVENTANDSINCLK='1')THENTEMP<=M_CODE;IF((COUNT100=99)OR(JUMP_HIGH='1'))THENCOUNT100<=0;--波形輸出ELSIF((JUMP_LOW='1')AND(MODE='1'))THENCOUNT100<=50;ELSECOUNT100<=COUNT100+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(COUNT100)--產生sin周期波形的1個周期內的100個樣點值BEGINCASECOUNT100ISwhen0=>value<="01111111";when1=>value<="10000111";when2=>value<="10001111";when3=>value<="10010111";when4=>value<="10011111";when5=>value<="10100110";when6=>value<="10101110";when7=>value<="10110101";when8=>value<="10111100";when9=>value<="11000011";when10=>value<="11001010";when11=>value<="11010000";when12=>value<="11010110";when13=>value<="11011100";when14=>value<="11100001";when15=>value<="11100110";when16=>value<="11101011";when17=>value<="11101111";when18=>value<="11110010";when19=>value<="11110110";when20=>value<="11111000";when21=>value<="11111010";when22=>value<="11111100";when23=>value<="11111101";when24=>value<="11111110";when25=>value<="11111111";when26=>value<="11111110";when27=>value<="11111101";when28=>value<="11111100";when29=>value<="11111010";when30=>value<="11111000";when31=>value<="11110110";when32=>value<="11110010";when33=>value<="11101111";when34=>value<="11101011";when35=>value<="11100110";when36=>value<="11100001";when37=>value<="11011100";when38=>value<="11010110";when39=>value<="11010000";when40=>value<="11001010";when41=>value<="11000011";when42=>value<="10111100";when43=>value<="10110101";when44=>value<="10101110";when45=>value<="10100110";when46=>value<="10011111";when47=>value<="10010111";when48=>value<="10001111";when49=>value<="10000111";when50=>value<="01111111";when51=>value<="01110111";when52=>value<="01101111";when53=>value<="01100111";when54=>value<="01011111";when55=>value<="01011000";when56=>value<="01010000";when57=>value<="01001001";when58=>value<="01000010";when59=>value<="00111011";when60=>value<="00110100