基于Verilog HDL的通信系統(tǒng)設(shè)計(jì)課件第12章

基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)第12章實(shí)驗(yàn)設(shè)計(jì)指導(dǎo)基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)

實(shí)驗(yàn)作為一種重要的學(xué)習(xí)方式是讀者迅速掌握知識(shí)的快捷方式。本章重點(diǎn)介紹了10個(gè)實(shí)驗(yàn)，包括：

實(shí)驗(yàn)一，基本組合和時(shí)序邏輯電路設(shè)計(jì)。

實(shí)驗(yàn)二，采用分布式算法FIR濾波器設(shè)計(jì)。

實(shí)驗(yàn)三，MASK調(diào)制器設(shè)計(jì)。

實(shí)驗(yàn)四，函數(shù)發(fā)生器設(shè)計(jì)。

實(shí)驗(yàn)五，

PCM采編器設(shè)計(jì)。

實(shí)驗(yàn)六，循環(huán)碼編譯碼器設(shè)計(jì)。

實(shí)驗(yàn)七，F(xiàn)FT碟形運(yùn)算單元設(shè)計(jì)。

實(shí)驗(yàn)八，數(shù)字相關(guān)器設(shè)計(jì)。

實(shí)驗(yàn)九，集中插入式幀同步器設(shè)計(jì)。

實(shí)驗(yàn)十，多路信號(hào)復(fù)用的基帶系統(tǒng)設(shè)計(jì)?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-1

實(shí)驗(yàn)一基本組合和時(shí)序邏輯電路設(shè)計(jì)12-1-1

實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握最基本的數(shù)字邏輯電路的知識(shí)，并對(duì)一些常用的邏輯電路進(jìn)行實(shí)現(xiàn)，逐步形成建模的思想和方法。12-1-2

實(shí)驗(yàn)原理

常用的最基本數(shù)字電路模塊是數(shù)字通信系統(tǒng)中不可缺少的基本組成部分。一個(gè)數(shù)字信號(hào)的處理系統(tǒng)，都包含了許許多多的邏輯電路。一般邏輯電路大致分為兩大類：組合邏輯電路。

時(shí)序邏輯電路。基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-1-3

實(shí)驗(yàn)內(nèi)容

設(shè)計(jì)一些常用的基本數(shù)字邏輯電路，可以從組合邏輯電路和時(shí)序邏輯電路中各選兩個(gè)經(jīng)典電路進(jìn)行實(shí)現(xiàn)，熟悉建模的步驟，思想和方法。12-1-4實(shí)驗(yàn)步驟

完成組合邏輯電路設(shè)計(jì)及仿真：2路選擇器、3/8譯碼器、數(shù)據(jù)比較器。

完成時(shí)序邏輯電路設(shè)計(jì)及仿真：D觸發(fā)器、32bits計(jì)數(shù)器、8分頻器?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-1-5

實(shí)驗(yàn)總結(jié)報(bào)告要求

給出編寫的各個(gè)程序的仿真波形圖，如果有真值表要對(duì)應(yīng)給出。

將實(shí)驗(yàn)代碼以及仿真結(jié)果附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議。12-2

實(shí)驗(yàn)二采用分布式算法FIR濾波器設(shè)計(jì)12-2-1

實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握濾波器的原理、結(jié)構(gòu)、設(shè)計(jì)方法及其FPGA實(shí)現(xiàn)?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-2-2

實(shí)驗(yàn)原理

有限脈沖響應(yīng)（FIR）濾波器由有限個(gè)采樣值組成，并且在每個(gè)采樣時(shí)刻完成有限個(gè)卷積運(yùn)算，其幅度特性設(shè)計(jì)靈活，同時(shí)還可保證精確、嚴(yán)格的相位特性。在設(shè)計(jì)高階的FIR濾波器時(shí)，還可以通過FFT來計(jì)算卷積，從而極大的提高運(yùn)算效率。12-2-3實(shí)驗(yàn)內(nèi)容

實(shí)現(xiàn)一個(gè)8階的對(duì)稱系數(shù)的FIR濾波器，要求濾波器的輸入位寬為12bits。基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-2-4

實(shí)驗(yàn)步驟

將8階對(duì)稱系數(shù)的FIR濾波器利用分布式算法進(jìn)行分解，先把相同系數(shù)對(duì)應(yīng)的數(shù)據(jù)相加，輸入到D/A濾波器的數(shù)據(jù)經(jīng)過符號(hào)擴(kuò)展變成13bits，這樣就可以看成一個(gè)4階的FIR濾波器。

對(duì)于4階FIR濾波器可以利用第5章介紹過的FIR濾波器設(shè)計(jì)方法實(shí)現(xiàn)。

采用小的LUT（查找表）方法實(shí)現(xiàn)8階對(duì)稱系數(shù)的FIR濾波器。12-2-5

實(shí)驗(yàn)總結(jié)報(bào)告要求

給出系統(tǒng)的頂層邏輯框圖，各個(gè)模塊的仿真波形。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-3

實(shí)驗(yàn)三MASK調(diào)制器設(shè)計(jì)12-3-1實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握多進(jìn)制數(shù)字系統(tǒng)的調(diào)制與解調(diào)的原理，并在此基礎(chǔ)上實(shí)現(xiàn)MASK調(diào)制電路的Verilog設(shè)計(jì)?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-3-2

實(shí)驗(yàn)原理其調(diào)制原理圖如圖12-2所示。圖12-2

MASK調(diào)制原理方框圖基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-3-3

實(shí)驗(yàn)內(nèi)容

實(shí)現(xiàn)一個(gè)4進(jìn)制的數(shù)字振幅調(diào)制器的設(shè)計(jì)。程序不需要包含D/A模塊，但是要求能夠熟練設(shè)計(jì)如下模塊，串/并轉(zhuǎn)換模塊和ASK調(diào)制器模塊。12-3-4

實(shí)驗(yàn)步驟

設(shè)計(jì)4bits的串并轉(zhuǎn)換模塊。

設(shè)計(jì)譯碼模塊完成4bits并行數(shù)據(jù)到8bits的DAC數(shù)據(jù)的轉(zhuǎn)換。

根據(jù)ASK調(diào)制原理，對(duì)8bits的DAC數(shù)據(jù)進(jìn)行ASK調(diào)制?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-3-5

實(shí)驗(yàn)總結(jié)報(bào)告要求

給出系統(tǒng)的頂層邏輯圖，編寫的各個(gè)模塊的仿真波形。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼以及仿真結(jié)果附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-4-2

實(shí)驗(yàn)原理

利用直接數(shù)字頻率合成（DDS）方法實(shí)現(xiàn)函數(shù)發(fā)生器，可以合成正余弦波、三角波、鋸齒波或方波。DDS的基本思想是從相位累加的概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。以正弦波信號(hào)發(fā)生器為例，介紹利用DDS技術(shù)產(chǎn)生的不同頻率的正弦、余弦波形，而且可以控制其初始相位和信號(hào)幅度。12-4-3實(shí)驗(yàn)內(nèi)容

利用DDS設(shè)計(jì)一個(gè)分辨率為0.1Hz，時(shí)鐘頻率為50MHz，輸出頻率為15MHz的函數(shù)發(fā)生器，可以產(chǎn)生正（余）弦波信號(hào)。12-4實(shí)驗(yàn)四函數(shù)發(fā)生器設(shè)計(jì)12-4-1實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握DDS原理及其FPGA實(shí)現(xiàn)方法?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-4-4

實(shí)驗(yàn)步驟

通過C語言或者M(jìn)ATLAB產(chǎn)生正（余）弦信號(hào)的ROM表數(shù)據(jù)。

進(jìn)行相位累加并將相位累加結(jié)果保存在寄存器。

根據(jù)相位累加結(jié)果從相應(yīng)的ROM表地址中取周期性的波形值。12-4-5實(shí)驗(yàn)總結(jié)報(bào)告要求

給出系統(tǒng)的頂層邏輯試圖，分析DDS的頻率精度和頻率控制關(guān)系。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議。基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-5

實(shí)驗(yàn)五PCM采編器設(shè)計(jì)12-5-1

實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。PCM采樣的原理及其PCM采編器的FPGA設(shè)計(jì)方法。12-5-2

實(shí)驗(yàn)原理PCM采編器的的結(jié)構(gòu)框圖如圖12-6所示?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)圖12-6

PCM采編器結(jié)構(gòu)框圖12-5-3實(shí)驗(yàn)內(nèi)容

根據(jù)圖12-6所示，設(shè)計(jì)參數(shù)為：幀長128字節(jié)，字長為8位，碼率為500kb/s的PCM采編器?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-5-4

實(shí)驗(yàn)步驟

設(shè)計(jì)存儲(chǔ)單元預(yù)存幀同步碼01001001。

設(shè)計(jì)24：8多路選擇器模塊。

設(shè)計(jì)8：1多路選擇器模塊。

設(shè)計(jì)計(jì)數(shù)模塊，完成字計(jì)數(shù)和位計(jì)數(shù)功能。

根據(jù)碼率設(shè)計(jì)碼率分頻器模塊，假設(shè)系統(tǒng)參考時(shí)鐘為10M。12-5-5實(shí)驗(yàn)總結(jié)報(bào)告要求

給出PCM采編器的頂層邏輯圖，同時(shí)給出測試數(shù)據(jù)。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼以及仿真結(jié)果附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-6

實(shí)驗(yàn)六循環(huán)碼編譯碼器設(shè)計(jì)12-6-1

實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握循環(huán)碼編碼器原理及其FPGA實(shí)現(xiàn)方法。

掌握循環(huán)碼譯碼器原理及其FPGA實(shí)現(xiàn)方法。12-6-2

實(shí)驗(yàn)原理如圖12-7所示的編碼器電路。

基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)圖12-7（7，4）循環(huán)碼編碼器電路基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)其譯碼電路如圖12-8所示。圖12-8（7，4）循環(huán)碼譯碼器電路圖基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-6-4

實(shí)驗(yàn)步驟

根據(jù)圖12-7設(shè)計(jì)線性回饋移位寄存器，其中需要設(shè)計(jì)有限余加法器。

根據(jù)圖12-8設(shè)計(jì)譯碼電路，其中要設(shè)計(jì)3輸入異或門和緩沖器。12-6-3

實(shí)驗(yàn)內(nèi)容

根據(jù)圖12-7設(shè)計(jì)（7，4）循環(huán)碼編碼器。

根據(jù)圖12-8設(shè)計(jì)（7，4）循環(huán)碼譯碼器?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-6-5

實(shí)驗(yàn)總結(jié)報(bào)告要求

給出編譯碼器系統(tǒng)的頂層邏輯圖，同時(shí)給出測試數(shù)據(jù)。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼以及仿真結(jié)果附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議。12-7

實(shí)驗(yàn)七FFT碟形運(yùn)算單元設(shè)計(jì)12-7-1

實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握FFT設(shè)計(jì)原理及其碟形運(yùn)算單元FPGA設(shè)計(jì)方法?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-7-2

實(shí)驗(yàn)原理對(duì)于基-2碟形運(yùn)算如圖12-9所示。圖12-9碟形運(yùn)算符號(hào)基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-7-3

實(shí)驗(yàn)內(nèi)容按照?qǐng)D12-9所示來設(shè)計(jì)基-2碟形運(yùn)算單元。12-7-4

實(shí)驗(yàn)步驟

對(duì)于碟形運(yùn)算單元系數(shù)進(jìn)行小數(shù)向整數(shù)的轉(zhuǎn)換。

根據(jù)圖12-9的碟形運(yùn)算關(guān)系完成輸入數(shù)據(jù)的FFT變換。12-7-5

實(shí)驗(yàn)總結(jié)報(bào)告要求

給出基-2碟形運(yùn)算單元的頂層邏輯圖，同時(shí)給出測試數(shù)據(jù)。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼以及仿真結(jié)果附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議。基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-8

實(shí)驗(yàn)八數(shù)字相關(guān)器設(shè)計(jì)12-8-1

實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握數(shù)字相關(guān)器原理及其FPGA實(shí)現(xiàn)方法。12-8-2

實(shí)驗(yàn)原理

在數(shù)字通信中常對(duì)兩個(gè)數(shù)字信號(hào)進(jìn)行相關(guān)運(yùn)算，即比較長度相同的兩個(gè)數(shù)據(jù)間相同的位數(shù)。這種數(shù)字相關(guān)器在檢測幀同步時(shí)常常使用。12-8-3

實(shí)驗(yàn)內(nèi)容

采用流水線技術(shù)設(shè)計(jì)一個(gè)輸入數(shù)據(jù)位寬為16位的數(shù)字相關(guān)器?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-8-4實(shí)驗(yàn)步驟

設(shè)計(jì)4位數(shù)字相關(guān)器。

設(shè)計(jì)3位加法器。

根據(jù)圖12-10將所有模塊相連完成16位輸入的數(shù)字相關(guān)器設(shè)計(jì)。12-8-5

實(shí)驗(yàn)總結(jié)報(bào)告要求

給出系統(tǒng)的頂層邏輯圖，給出“流水技術(shù)”的設(shè)計(jì)原則。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼以及仿真結(jié)果附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)12-9實(shí)驗(yàn)九集中插入式幀同步器設(shè)計(jì)12-9-1實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握集中插入式幀同步法原理及其FPGA實(shí)現(xiàn)。12-9-2

實(shí)驗(yàn)原理

在幀同步法中，在每幀的開頭集中插入幀同步碼組，這些碼組具有尖銳單峰值特性的局部自相關(guān)函數(shù)。目前巴克碼是一種常用的幀同步碼，它是一種非周期序列。這里給出一個(gè)7bits巴克碼“1110010”

?；赩erilogHDL的通信系統(tǒng)設(shè)計(jì)圖12-11

7bits巴克碼檢測電路基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)

集中式幀同步主要就是識(shí)別幀同步碼，一般可以將整個(gè)搜索過程分為搜索態(tài)、校驗(yàn)態(tài)和同步態(tài)3個(gè)狀態(tài)，它的狀態(tài)轉(zhuǎn)換圖如圖12-12所示。圖12-12幀同步狀態(tài)轉(zhuǎn)換圖基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-9-3

實(shí)驗(yàn)內(nèi)容采用逐碼移位法實(shí)現(xiàn)7位巴克碼集中插入式幀同步電路。12-9-4

實(shí)驗(yàn)步驟

根據(jù)圖12-11設(shè)計(jì)7位幀同步碼1110010的數(shù)據(jù)檢測器。

根據(jù)圖12-12狀態(tài)轉(zhuǎn)換圖設(shè)計(jì)幀同步狀態(tài)機(jī)。12-9-5實(shí)驗(yàn)總結(jié)報(bào)告要求

給出系統(tǒng)的頂層邏輯圖，給出系統(tǒng)測試數(shù)據(jù)。

給出FPGA資源利用情況。

將注釋的實(shí)驗(yàn)代碼以及仿真結(jié)果附于報(bào)告中。

實(shí)驗(yàn)收獲和改進(jìn)建議。基于VerilogHDL的通信系統(tǒng)設(shè)計(jì)12-10實(shí)驗(yàn)十多路信號(hào)復(fù)用的基帶系統(tǒng)設(shè)計(jì)12-10-1實(shí)驗(yàn)?zāi)康?/p>

掌握EDA的設(shè)計(jì)流程和VerilogHDL。

掌握多路信號(hào)復(fù)用的基帶系統(tǒng)的設(shè)計(jì)原理及其FPGA實(shí)現(xiàn)。12-10-2

實(shí)驗(yàn)原理

基帶發(fā)信系統(tǒng)是多路信號(hào)復(fù)用基帶傳輸系統(tǒng)的一個(gè)重要