EDA選擇題(含答案)

A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件B.CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱2．基于VHDL設(shè)計(jì)的仿真包括有①門級(jí)時(shí)序仿真、②行為仿真、③功能仿真和④前端功A.①②③④B.②①④③C.④③②①D.②④③①A．提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路B．提供設(shè)計(jì)的最總產(chǎn)品——模型庫C．以可執(zhí)行文件的形式提交用戶，完成了綜合的功能塊4．下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，哪一種說法是正確的： BA．原理圖輸入設(shè)計(jì)方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)B．原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法C．原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述D．原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)A．PROCESS為一無限循環(huán)語句B．敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)C．當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D．進(jìn)程由說明語句部分、并行語句部分和敏感信號(hào)參數(shù)表三部分組成A．信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B．變量的賦值是立即完成的C．信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D．變量和信號(hào)的賦值符號(hào)不一樣7．下列狀態(tài)機(jī)的狀態(tài)編碼，方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”A．狀態(tài)位直接輸出型編碼B．VITAL庫C．74HC124B．CASE語句4.JTAGHDL專用集成電路現(xiàn)場(chǎng)可編程門陣列知識(shí)產(chǎn)權(quán)核（軟件包）聯(lián)合測(cè)試行動(dòng)小組硬件描述語言A.原理圖/HDL文本輸入→適配→綜合→時(shí)序仿真→編程下載→功能仿真→硬件測(cè)試B.原理圖/HDL文本輸入→功能仿真→綜合→時(shí)序仿真→編程下載→適配→硬件測(cè)試C.原理圖/HDL文本輸入→功能仿真→綜合→適配→時(shí)序仿真→編程下載→硬件測(cè)試D.原理圖/HDL文本輸入→適配→時(shí)序仿真→編程下載→功能仿真→綜合→硬件測(cè)試2．綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程,并且該過程與器件硬件結(jié)構(gòu)無關(guān)B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束C.綜合可以理解為將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，映射結(jié)果不唯一A.查找表（LUT）B.ROM可編程C.PAL可編程D.與或陣列可編程4．IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的C.硬IPA.面積優(yōu)化方法，同時(shí)有速度優(yōu)化效果B.速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果C.面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果D.速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果A.ifclk'eventandclk='1'thenB.ifclk'stableandnotclk='1'thenC.ifrising_edge(clk)thenD.ifnotclk'stableandclk='1'then7．狀態(tài)機(jī)編碼方式中，哪種編碼速度較快而且輸出沒有毛刺？CA.一位熱碼編碼B.格雷碼編碼C.狀態(tài)位直接輸出型編碼D.都不是A.三態(tài)控制電路B.條件相或的邏輯電路C.雙向控制電路D.時(shí)序邏輯電路A.進(jìn)程之間可以通過變量進(jìn)行通信B.進(jìn)程內(nèi)部由一組并行語句來描述進(jìn)程功能C.進(jìn)程語句本身是并行語句D.一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯A.2#1111_1110#B.8#276#6．FSM有限狀態(tài)機(jī)（FiniteStateA.原理圖/HDL文本輸入;B.適配;C.時(shí)序仿真;D.編程下載;E.硬件測(cè)試;F.綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程：請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA基于A12．在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對(duì)于A.FPGAB.CPLD兩類器件：一位熱碼狀態(tài)機(jī)編碼方式適合于A器件；順序編碼狀態(tài)機(jī)編碼方式適合于B器件；A.資源共享B.流水線C.串行化D.關(guān)鍵路徑優(yōu)化A.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；15．嵌套的IF語句，其綜合結(jié)果可實(shí)現(xiàn)D。A.條件相與的邏輯B.條件相或的邏輯C.條件相異或的邏輯D.三態(tài)控制電路16．在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出A.idata<=“00001111”;C.idata<=X”AB”;D.idata<=B”21”;17．在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是__D。B.iffalling_edge(clk)then18．請(qǐng)指出AlteraCyclone系列中的EP1C6Q240C8這個(gè)器件是屬于__CA.ROMB.CPLDC.FPGAD.GAL專用集成電路現(xiàn)場(chǎng)可編程門陣列復(fù)雜可編程邏輯器件知識(shí)產(chǎn)權(quán)核單芯片系統(tǒng)簡(jiǎn)要解釋JTAG，指出JTAG的用途JTAG，jointtestactiongroup，聯(lián)合測(cè)試行動(dòng)小組的簡(jiǎn)稱，又意指其提出的一種硬件測(cè)試標(biāo)準(zhǔn)，常用于器件測(cè)試、編程下載和配置等操作。A.原理圖/HDL文本輸入;B.適配;C.時(shí)序仿真;D.編程下載;E.硬件測(cè)試;F.綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程：請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA基于CPLD基于21．在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對(duì)于A.FPGAB.CPLD兩類器件：一位熱碼狀態(tài)機(jī)編碼方式適合于器件；順序編碼狀態(tài)機(jī)編碼方式適合于器件；A.資源共享B.流水線C.串行化D.關(guān)鍵路徑優(yōu)化A.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；24．不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)。A.時(shí)序電路B.雙向控制電路C.條件相或的邏輯電路D.三態(tài)控制電路25．在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。A.idata<="00001111";B.idata<=b"0000_1111";C.idata<=X"AB";26．在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是。B.iffalling_edge(clk)then27．請(qǐng)指出AlteraCyclone系列中的EP1C6Q240C8這個(gè)器件是屬于A.FPGAB.CPLDC.CPUD.GAL現(xiàn)場(chǎng)可編程門陣列查找表知識(shí)產(chǎn)權(quán)核片上可編程系統(tǒng)簡(jiǎn)要解釋JTAG，指出JTAG的用途A.原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B.原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C.原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試；D.原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試A.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；C.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。A.查找表（LUT31．流水線設(shè)計(jì)是一種優(yōu)化方式，下列哪一項(xiàng)對(duì)資源共享描述正確_。bA.面積優(yōu)化方法，不會(huì)有速度優(yōu)化效果B.速度優(yōu)化方法，不會(huì)有面積優(yōu)化效果C.面積優(yōu)化方法，可能會(huì)有速度優(yōu)化效果D.速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果32．在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是。DB.iffalling_edge(clk)then33．狀態(tài)機(jī)編碼方式中，其中占用觸發(fā)器較多，但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用CA.狀態(tài)位直接輸出型編碼B.順序編碼C.一位熱碼編碼8．子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速A.流水線設(shè)計(jì)B.資源共享34．不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)。AA.時(shí)序電路B.雙向控制電路C.條件相或的邏輯電路D.三態(tài)控制電路10．在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。DA.idata<=“00001111”C.idata<=X”AB”D.idata<=16”01”;單芯片系統(tǒng)現(xiàn)場(chǎng)可編程門陣列查找表35．IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為。DDa)綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；b)綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/c)為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；d)綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。37．大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是__C__。a)FPGA全稱為復(fù)雜可編程邏輯器件；b)FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；c)基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；38．進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是C。體兩部分，結(jié)構(gòu)體描述。Bb)器件的內(nèi)部功能；d)器件外部特性與內(nèi)部功能。40．不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)。AA.時(shí)序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路），）；①流水線設(shè)計(jì)②資源共享③邏輯優(yōu)化④串行化⑤寄存器配平⑥關(guān)鍵路徑法A.①③⑤B.②③④C.②⑤⑥D(zhuǎn).①④⑥A.State0B.9moonC.Not_Ack_0D.signallA.Max+PlusIIB.ModelSimC.QuartusIISynplify參數(shù)可定制宏模塊庫寄存器傳輸級(jí)在系統(tǒng)編程電子電氣工程師協(xié)會(huì)專用集成電路邏輯陣列塊44．大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是__CD。A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件；B.CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱；a)綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與b)綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；c)為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為強(qiáng)制綜合。d)綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的；所描述的IP核中，對(duì)于硬IP的正確描述為D。a)提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路；b)提供設(shè)計(jì)的最總產(chǎn)品----模型庫；c)以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；47．基于EDA軟件的FPGA/CPLD