Verilog-HDL考核試卷一及答案

考核科目EDA技術(shù)課程類別必修考核類型考查考核方式閉卷類別A1、以下標(biāo)示符哪些是合法的〔B〕2、如果線網(wǎng)類型變量說(shuō)明后未賦值，起缺省值是〔D〕4、reg[7:0]mema[255:0]正確的賦值是〔A〕5、在code模塊中參數(shù)定義如下，請(qǐng)問(wèn)top模塊中d1模塊delay1、delay2的值是(D)modulecode(x,y);moduletop;parameedelay1=1,delay2=1; code#(1,5)d1(x1,y1);endmoduleendmodule7、時(shí)間尺度定義為timescale10ns/100ps，選擇正確答案〔C〕A、時(shí)間精度10nsB、時(shí)間單位100psC、時(shí)間精度100psD、時(shí)間精度不確定8、假設(shè)a=9,執(zhí)行$display(“currentvalue=%0b,a=%0d〞,a,a)正確顯示為〔B〕A、currentvalue=1001,a=09B、currentvale=1001,a=9C、1001,9D、currentvale=00…001001,a=99、awaysbegin#5clk=0；#10clk=~clk;end產(chǎn)生的波形〔A〕10、在Verilog中定義了宏名`definesuma+b+c下面宏名引用正確的選項(xiàng)是〔C〕A、out=’sum+d;B、out=sum+d;1、某一純組合電路輸入為in1，in2和in3，輸入出為out，那么該電路描述中always的事件表達(dá)式應(yīng)寫(xiě)為always@(in1,in2,in3);同步posedgeclk)。2、在模塊中對(duì)任務(wù)進(jìn)行了定義，調(diào)用此任務(wù)，寫(xiě)出任務(wù)的調(diào)用mytast(f,g,m,n,p)。taskmytast;要求：變量的傳遞關(guān)系如下endtask3、if(a)out1<=int1;當(dāng)a=1elseout1<=int2;當(dāng)a=0執(zhí)行out1<=int24、4’b1001<<2=4’b1001006assignf=c&d;11muxmux1(out,in0,in1);endmodule1、always語(yǔ)句和initial語(yǔ)句的關(guān)鍵區(qū)別是什么？能否相互嵌套？〔5分〕2、畫(huà)出下面程序段中r(reg型)的仿真波形(6分)fork#20#10#15#25#5joinalways@(posedgeclk)q0<=~q2;moduleHA(A,B,S,C);outputS,C;assign{C,S}=A+B;endmodulemoduleFA(A,B,Ci,Co,S);inputA,B,Ci;outputCo,S;wireSl,C1,C2;HAa(A,B,Sl,C1);assignCo=C1|C2;endmoduleAssginx=y;always@(posegdeclk)cnt=m+1;q=~q;五題答案1.moduleparity(even,odd,bus);outputeven,odd;input[7:0]bus;//奇同偶異assigneven=^bus;//偶校驗(yàn)用異或assignodd=^~bus;//奇校驗(yàn)用同或endmodule2.modulem2(out,clk,reset);outputout;always@(negedgeclk)out<=0;out<=~out;endmodule3.moduleadder_4(qout,clr,clk,load,data);output[3:0]qout;input[3:0]