EDA工具軟件接口

VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門(mén)級(jí)仿真邏輯綜合器結(jié)構(gòu)綜合器1、行為仿真2、功能仿真3、時(shí)序仿真11.1EDA軟件接口流程VHDL文本編輯SYNPLIFYFPGAEXPRESSFPGACOMPILERIILEONARDO………VHDL仿真圖11-1EDA工程接口流程VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門(mén)級(jí)仿真邏輯綜合器結(jié)構(gòu)綜合器1、行為仿真2、功能仿真3、時(shí)序仿真11.1EDA軟件接口流程VHDL文本編輯SYNPLIFYFPGAEXPRESSFPGACOMPILERIILEONARDO………VHDL仿真圖11-1EDA工程接口流程11.2Synplify與MAX+plusII的接口圖11-2SynplifyPro啟動(dòng)后界面1.輸入設(shè)計(jì)11.2Synplify與MAX+plusII的接口圖11-3Synplify新建項(xiàng)目對(duì)話框

1.輸入設(shè)計(jì)3.綜合前控制設(shè)置4.綜合5.結(jié)果檢測(cè)2.選擇合適的目標(biāo)器件11.2Synplify與MAX+plusII的接口【例11-1】libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt4isport(d:instd_logic_vector(3downto0);ld,ce,clk,rst:instd_logic;q:outstd_logic_vector(3downto0));endcnt4;architecturebehaveofcnt4issignalcount:std_logic_vector(3downto0);beginprocess(clk,rst)

beginifrst='1'thencount<=(others=>'0');elsifrising_edge(clk)thenifld='1'thencount<=d;elsifce='1'thencount<=count+1;endif;endif;endprocess;q<=count;endbehave;圖11-4Synplify的RTL級(jí)原理圖11.2Synplify與MAX+plusII的接口11.2Synplify與MAX+plusII的接口圖11-5Synplify的綜合后門(mén)級(jí)電路圖11.2Synplify與MAX+plusII的接口6.設(shè)定EDF文件為工程7.選定EDF文件來(lái)源圖11-6Synplify的綜合后門(mén)級(jí)電路圖8.選定目標(biāo)器件9.編譯適配11.2Synplify與MAX+plusII的接口圖11-7Synplify與Altera接口流程11.3ModelSim與MAX+plusII的接口1.VHDLIEEEVHDL’87和’93標(biāo)準(zhǔn)：IEEEStd.1076-’87&‘93。VHDL多值邏輯系統(tǒng)標(biāo)準(zhǔn)：IEEE1164-1993。

VHDL標(biāo)準(zhǔn)數(shù)學(xué)程序包：IEEE1076.2-1996。

2.VerilogIEEEVerilog標(biāo)準(zhǔn)：IEEE1364-’95。IEEEVerilog2001標(biāo)準(zhǔn)：IEEE1364-2001(部分支持)。OVIVerilogLRM2.0(大部分支持。OVI：OpenVerilogInternational)。PLI1.0(PLI：ProgrammingLanguageInterface)。VCD(ValueChangeDump)。

11.3ModelSim與MAX+plusII的接口3.VITALVITAL2.2b和VITAL’95(IEEE1076.4-1995)。VITAL2000。4.SDF(StandardDelayFormat，標(biāo)準(zhǔn)延遲格式)SDF標(biāo)準(zhǔn)：SDF1.0～3.0。11.3ModelSim與MAX+plusII的接口(1)啟動(dòng)ModelSim

圖11-13ModelSim的啟動(dòng)界面

11.3ModelSim與MAX+plusII的接口(2)建立仿真工程項(xiàng)目

圖11-14ModelSim的CreateProject對(duì)話框

11.3ModelSim與MAX+plusII的接口(3)編譯仿真文件。

圖11-15開(kāi)始編譯仿真文件

11.3ModelSim與MAX+plusII的接口(3)編譯仿真文件。

圖11-16ModelSim編譯時(shí)的提示信息

11.3ModelSim與MAX+plusII的接口(4)裝載仿真模塊和仿真庫(kù)

圖11-17裝載設(shè)計(jì)模塊

(5)執(zhí)行仿真庫(kù)

圖11-18ModelSim的仿真觀察窗

(5)執(zhí)行仿真庫(kù)

圖11-19ModelSim的波形觀察窗

11.3ModelSim與MAX+plusII的接口圖11-20ModelSim的CreateProject對(duì)話框

11.3ModelSim與MAX+plusII的接口(1)

MAX+plusII編譯前設(shè)置

步驟

圖11-21輸出網(wǎng)表文件設(shè)置

圖11-22Compiler子窗口界面

11.3ModelSim與MAX+plusII的接口(1)

MAX+plusII編譯前設(shè)置

步驟

11.3ModelSim與MAX+plusII的接口(2)生成仿真文件

步驟

(3)在ModelSim中作編譯前設(shè)置

(4)仿真

11.3ModelSim與MAX+plusII的接口(1)

MAX+plusII編譯前設(shè)置

步驟

圖11-23ModelSim編譯前設(shè)置

11.3ModelSim與MAX+plusII的接口步驟

(2)建立VITAL庫(kù)

圖11-24建立VITAL庫(kù)

11.3ModelSim與MAX+plusII的接口步驟

(3)編譯庫(kù)文件

圖11-25ModelSim的CompileHDLSourceFiles對(duì)話框

11.3ModelSim與MAX+plusII的接口步驟

(4)導(dǎo)入SDF文件

圖11-26ModelSim對(duì)cnt4的部分仿真波形

習(xí)題11-1

使用ModelSim進(jìn)行行為仿真、功能仿真和時(shí)序仿真有哪些步驟？在此，行為仿真與功能仿真的區(qū)別是什么？

11-2

試使用SynplifyPro綜合一個(gè)VHDL描述的設(shè)計(jì)，然后在MAX+plusII中完成適配。

實(shí)驗(yàn)與設(shè)計(jì)11-1EDA工具接口實(shí)驗(yàn)(1)實(shí)驗(yàn)?zāi)康模毫私釳AX+plusⅡ與Synplify的接口方式，用Synplify輔助設(shè)計(jì)。(2)實(shí)驗(yàn)內(nèi)容1：按照11.2節(jié)所述內(nèi)容和步驟，按Synplify與MAX+plusII的接口流程，完成cnt.vhd的Synplify綜合、EDIF文件導(dǎo)入、硬件測(cè)試。(3)實(shí)驗(yàn)內(nèi)容2：試用Synplify對(duì)第10章中例子進(jìn)行綜合，分析與用MAX+plusII綜合的不同。

(4)實(shí)驗(yàn)報(bào)告：敘述Synplify與MAX+plusII的接口流程，給出詳細(xì)實(shí)驗(yàn)報(bào)告。

實(shí)驗(yàn)與設(shè)計(jì)11-2采用高速ADCTLC5510的簡(jiǎn)易存儲(chǔ)示波器設(shè)計(jì)(1)實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)利用FPGA控制高速ADC、示波器顯示控制方法等。

(2)實(shí)驗(yàn)原理：圖11-27所示的是存儲(chǔ)示波器結(jié)構(gòu)圖，F(xiàn)PGA中的ADC采樣控制器負(fù)責(zé)ADC對(duì)模擬信號(hào)的采樣，并將ADC轉(zhuǎn)換好的數(shù)據(jù)送到雙口RAM中存儲(chǔ)，由地址發(fā)生計(jì)數(shù)器產(chǎn)生RAM的地址信號(hào)。當(dāng)完成1至數(shù)個(gè)周期被測(cè)信號(hào)的采樣后，在地址發(fā)生計(jì)數(shù)器的地址掃描下，將存于RAM中的數(shù)據(jù)通過(guò)外部的DAC進(jìn)入示波器的Y端；與此同時(shí)，地址發(fā)生計(jì)數(shù)器的地址信號(hào)分頻后通過(guò)另一個(gè)DAC構(gòu)成鋸齒波信號(hào)，進(jìn)入示波器的X端。從而實(shí)現(xiàn)存儲(chǔ)示波器的功能。

實(shí)驗(yàn)與設(shè)計(jì)圖11-27存儲(chǔ)示波器結(jié)構(gòu)簡(jiǎn)圖

實(shí)驗(yàn)與設(shè)計(jì)圖11-28TLC5510引腳圖

實(shí)驗(yàn)與設(shè)計(jì)圖11-29TLC5510采樣時(shí)序圖

實(shí)驗(yàn)與設(shè)計(jì)圖11-30TLC5510采樣控制狀態(tài)圖

實(shí)驗(yàn)與設(shè)計(jì)圖11-31TLC5510采樣控制器模塊圖

【例11-2】--TLC5510采樣控制示例libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityad5510isport(rst:instd_logic;--復(fù)位

clk:instd_logic;--采樣控制Clock輸入

d:instd_logic_vector(7downto0);--8位A/D數(shù)據(jù)

ADck:outstd_logic;--TLC5510的CLKADoe:outstd_logic;--TLC5510的OEdata:outstd_logic_vector(7downto0);--8位數(shù)據(jù)

dclk:outstd_logic);--數(shù)據(jù)輸出鎖存信號(hào)endad5510;architectureADCTRLofad5510istypeadsstatesis(sta0,sta1);--定義兩個(gè)狀態(tài)變量

signalads_state,next_ads_state:adsstates;signallock:std_logic;beginads:PROCESS(ads_state)--A/D采樣控制狀態(tài)機(jī)BEGINCASEads_stateISWHENsta0=>ADck<='1';lock<='1';dclk<='0';next_ads_state<=sta1;WHENsta1=>ADck<='0';lock<='0';dclk<='1';next_ads_state<=sta0;WHENOTHERS=>ADck<='0';lock<='0';dclk<='1';next_ads_state<=sta0;ENDCASE;接下頁(yè)ENDPROCESS;PROCESS(CLK,rst)BEGINIFRST='0'THENads_state<=sta0;ELSIF(CLK'EVENTANDCLK='1')THENads_state<=next_ads_state;--在時(shí)鐘上升沿，轉(zhuǎn)換至下一狀態(tài)

ENDIF;ENDPROCESS;PROCESS(lock,rst)--此進(jìn)程中，在lock的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入

BEGINIFRST='0'THENdata<=(others=>'0');ELSIFlock'EVENTANDlock='1'THENdata<=D;ENDIF;ENDPROCESS;ADoe<='0';endADCTRL;實(shí)驗(yàn)與設(shè)計(jì)圖12-32A/D轉(zhuǎn)換仿真波形

【例12-3】--TLC5510的另一種采樣控制方法libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityadctrlisport(rst:instd_logic;--復(fù)位

clk:instd_logic;--采樣控制Clock輸入；

d:instd_logic_vector(7downto0);--8位A/D數(shù)據(jù)

ADck:outstd_logic;--TLC5510的CLKADoe:outstd_logic;--TLC5510的OEdata:outstd_logic_vector(7downto0);--8位數(shù)據(jù)

dclk:outstd_logic);endadctrl;architecturelogiofadctrlissignallock:std_logic;beginlock<=clk;ADck<=clk;dclk<=notlock;PROCESS(lock,rst)--此進(jìn)程中，在lock的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINifrst<='0'thendata<=(others=>'0');ELSIFlock'EVENTANDlock='1'THENdata<=D;ENDIF;ENDPROCESS;ADoe<='0';endlogi;實(shí)驗(yàn)與設(shè)計(jì)圖11-32存儲(chǔ)示波器采樣控制模塊圖

實(shí)驗(yàn)與設(shè)計(jì)圖11-33存儲(chǔ)示波器RTL電路圖

【例11-4】--TLC5510采樣控制。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYRESERVISPORT(CLK:INSTD_LOGIC;--采樣與掃描顯示時(shí)鐘

RD:INSTD_LOGIC;--采樣與顯示控制

TRAG:OUTSTD_LOGIC_VECTOR(9DOWNTO0);--鋸齒波發(fā)生信號(hào)

ADIN:INSTD_LOGIC_VECTOR(7DOWNTO0);--A/D采樣數(shù)據(jù)輸入

DOUT:OUTSTD_LOGIC_VECTOR(9DOWNTO0));--數(shù)據(jù)向示波器掃描輸出END;ARCHITECTUREDACCOFRESERVISCOMPONENTDPRAM--采樣雙口RAM PORT( data:INSTD_LOGIC_VECTOR(7DOWNTO0); wraddress:INSTD_LOGIC_VECTOR(9DOWNTO0); rdaddress:INSTD_LOGIC_VECTOR(9DOWNTO0); wren:INSTD_LOGIC; clock:INSTD_LOGIC; q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;SIGNALQWR:STD_LOGIC_VECTOR(9DOWNTO0);--對(duì)雙口RAM寫(xiě)地址計(jì)數(shù)器接下頁(yè)SIGNALQ2:STD_LOGIC_VECTOR(9DOWNTO0);SIGNALQRD:STD_LOGIC_VECTOR(9DOWNTO0);--對(duì)雙口RAM讀地址計(jì)數(shù)器

SIGNALNOTCLK:STD_LOGIC;SIGNALCOUT:STD_LOGIC;SIGNALWEN:STD_LOGIC;SIGNALDIN:STD_LOGIC_VECTOR(7DOWNTO0);BEGINDOUT(1DOWNTO0)<="00";NOTCLK<=NOTCLK;PROCESS(NOTCLK,RD,QWR,QRD)BEGINIFRD='1'THENQWR<="0000000000";QRD<="0000000000";--當(dāng)RD為1時(shí)兩個(gè)地址發(fā)生器清0，

ELSIFNOTCLK'EVENTANDNOTCLK='1'THENIFQWR<"1111111111"THENQWR<=QWR+1;WEN<=NOTRD;ELSEQRD<=QRD+1;WEN<=NOTRD;ENDIF;ENDIF;ENDPROCESS;PROCESS(QRD(2DOWNTO0))BEGINIFQRD(2DOWNTO0)="111"THENCOUT<='1';ELSECOUT<='0';ENDIF;接下頁(yè)ENDPROCESS;PROCESS(COUT,Q2)--產(chǎn)生鋸齒波信號(hào)掃描數(shù)據(jù)

BEGINIFCOUT'EVENTANDCOUT='1'THENQ2<=Q2+1;ENDIF;ENDPROCESS;process(CLK,ADIN)--對(duì)A/D的采樣控制beginif(rising_edge(NOTCLK))thenDIN<=ADIN;--將來(lái)自A/D的8位數(shù)據(jù)賦值給DINendif;endprocess;TRAG<=Q2;u1:DPRAMPORTMAP(data=>DIN,wren=>WEN,wraddress=>QWR,rdaddress=>QRD,q=>DOUT(9DOWNTO2),clock=>CLK);END;【例11-5】--雙口RAMLIBRARYieee;USEieee.std_logic_1164.all;ENTITYDPRAMIS PORT(data :INSTD_LOGIC_VECTOR(7DOWNTO0); wraddress :INSTD_LOGIC_VECTOR(9DOWNTO0); rdaddress :INSTD_LOGIC_VECTOR(9DOWNTO0); wren :INSTD_LOGIC:='1'; clock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(7DOWNTO0) );ENDDPRAM;ARCHITECTURESYNOFDPRAMIS SIGNALsub_wire0 :STD_LOGIC_VECTOR(7DOWNTO0); COMPONENTlpm_ram_dp GENERIC(lpm_width :NATURAL; lpm_widthad :NATURAL; lpm_indata :STRING; lpm_wraddress_control :STRING; lpm_rdaddress_control :STRING; lpm_outdata :STRING; lpm_file :STRING; lpm_hint :STRING );

接下頁(yè)P(yáng)ORT( rdclock :INSTD_LOGIC; wren :INSTD_LOGIC; wrclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(7DOWNTO0); data :INSTD_LOGIC_VECTOR(7DOWNTO0); rdaddress :INSTD_LOGIC_VECTOR(9DOWNTO0); wraddress :INSTD_LOGIC_VECTOR(9DOWNTO0) ); ENDCOMPONENT;BEGIN q<=sub_wire0(7DOWNTO0); lpm_ram_dp_component:lpm_ram_dp

GENERICMAP(LPM_WIDTH=>8,LPM_WIDTHAD=>10, LPM_INDATA=>"REGISTERED