項(xiàng)目9 數(shù)字電路基礎(chǔ)

項(xiàng)目9數(shù)字電路基礎(chǔ)項(xiàng)目9數(shù)字電路基礎(chǔ)1．掌握數(shù)制與編碼、邏輯門(mén)電路、邏輯代數(shù)的基本公式和定理，邏輯函數(shù)的表示與化簡(jiǎn)。2．掌握組合邏輯電路的分析和設(shè)計(jì)方法，若干典型組合邏輯電路的組成、工作原理與應(yīng)用。3．掌握觸發(fā)器的工作原理和邏輯功能、觸發(fā)器的觸發(fā)方式、由觸發(fā)器構(gòu)成的計(jì)數(shù)器和寄存器的分析方法、一般時(shí)序邏輯電路的分析方法。4．掌握555定時(shí)器的內(nèi)部結(jié)構(gòu)及工作原理，由555定時(shí)器組成的單穩(wěn)態(tài)觸發(fā)器和雙穩(wěn)態(tài)觸發(fā)器。任務(wù)目標(biāo)任務(wù)9.1認(rèn)知數(shù)制與編碼9.1.1數(shù)制表示數(shù)碼中每一位的構(gòu)成及進(jìn)位的規(guī)則稱(chēng)為進(jìn)位計(jì)數(shù)制，簡(jiǎn)稱(chēng)數(shù)制。任務(wù)9.1認(rèn)知數(shù)制與編碼9.1.1數(shù)制(1)十進(jìn)制數(shù)。(2)二進(jìn)制數(shù)。(3)八進(jìn)制數(shù)。(5)二進(jìn)制數(shù)與八進(jìn)制數(shù)的相互轉(zhuǎn)換。(4)十六進(jìn)制數(shù)。(6)二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換。(7)十進(jìn)制數(shù)與任意進(jìn)制數(shù)的相互轉(zhuǎn)換。任務(wù)9.1認(rèn)知數(shù)制與編碼9.1.2編碼(3)格雷碼。(1)8421BCD碼。(2)2421BCD碼。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用(1)邏輯狀態(tài)的表示方法。表9-5常見(jiàn)的對(duì)立邏輯狀態(tài)一種狀態(tài)高電位有脈沖閉合真上是1另一種狀態(tài)低電位無(wú)脈沖斷開(kāi)假下非0任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用(2)高、低電平規(guī)定。圖9-12正邏輯和負(fù)邏輯任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用

(3)正、負(fù)邏輯規(guī)定。正邏輯：用1表示高電平，用0表示低電平的邏輯體制。負(fù)邏輯：用1表示低電平，用0表示高電平的邏輯體制。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.1分析與邏輯和與門(mén)電路9.2.1.1與邏輯圖9-13用串聯(lián)開(kāi)關(guān)說(shuō)明與邏輯關(guān)系任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.1分析與邏輯和與門(mén)電路9.2.1.1與邏輯圖9-14與門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.1分析與邏輯和與門(mén)電路9.2.1.2工作原理(1)工作原理。VA=0V，VB=0V，VD1、VD2均導(dǎo)通，VY=0V。VA=6V，VB=0V，VD1截止，VD2導(dǎo)通，VY=0V。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.1分析與邏輯和與門(mén)電路9.2.1.2工作原理(1)工作原理。VA=0V，VB=6V，VD1導(dǎo)通，VD2截止，VY=0V。VA=6V，VB=6V，VD1、VD2均截止，VY=6V。(2)邏輯函數(shù)式。Y=A·B或Y=AB (9-6)任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.1分析與邏輯和與門(mén)電路9.2.1.2工作原理(3)真值表。真值表見(jiàn)表9-6。表9-6與門(mén)真值表輸入輸出ABY001101010001任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.1分析與邏輯和與門(mén)電路9.2.1.2工作原理(4)邏輯功能。如圖9-15所示，與門(mén)邏輯功能為“有0出0，全1出1”。即Y=ABCD圖9-15四輸入端與門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.2分析或邏輯和或門(mén)電路9.2.2.1或邏輯圖9-16用并聯(lián)開(kāi)關(guān)說(shuō)明或邏輯關(guān)系任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.2分析或邏輯和或門(mén)電路9.2.2.1或邏輯

圖9-17或門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.2分析或邏輯和或門(mén)電路9.2.2.2工作原理(1)工作原理。VA=0V，VB=0V，VD1、VD2均截止，VY=-12V。VA=6V，VB=0V，VD1導(dǎo)通，VD2截止，VY=6V。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.2分析或邏輯和或門(mén)電路9.2.2.2工作原理(1)工作原理。VA=0V，VB=6V，VD1截止，VD2導(dǎo)通，VY=6V。VA=6V，VB=6V，VD1、VD2均導(dǎo)通，VY=6V。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.2分析或邏輯和或門(mén)電路9.2.2.2工作原理(2)邏輯函數(shù)式。Y=A

B (9-7)(3)真值表。表9-7給出了或門(mén)真值表。表9-7或門(mén)真值表輸入輸出ABY001101010111任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.2分析或邏輯和或門(mén)電路9.2.2.2工作原理(4)邏輯功能?；蜷T(mén)的邏輯功能為“全0出0，有1出1”，其邏輯表達(dá)式為Y=A

B

C

D (9-8)圖9-18四輸入端或門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.3分析非邏輯和非門(mén)電路9.2.3.1非邏輯關(guān)系圖9-19非門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.3分析非邏輯和非門(mén)電路9.2.3.2工作原理(1)工作原理。VA=6V，VT導(dǎo)通，VY=0。VA=0V，VT截止，VY=6V。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.3分析非邏輯和非門(mén)電路9.2.3.2工作原理(2)邏輯函數(shù)式(9-9)(3)真值表。表9-8給出了非門(mén)真值表。表9-8非門(mén)真值表輸入輸出AY0110(4)邏輯功能為“有0出1，有1出0”。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.1與非門(mén)(1)電路組成。在與門(mén)后面接一個(gè)非門(mén)，就構(gòu)成了與非門(mén)，如圖9-20所示。圖9-20與非門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.1與非門(mén)(2)邏輯符號(hào)。在與門(mén)輸出端加上一個(gè)小圓圈，就構(gòu)成了與非門(mén)的邏輯符號(hào)。(3)函數(shù)表達(dá)式。與非門(mén)的函數(shù)邏輯式為(9-10)任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.1與非門(mén)(4)真值表。表9-9給出了與非門(mén)的真值表。表9-9與非門(mén)真值表ABA

B0011010100011110(5)邏輯功能。與非門(mén)的邏輯功能為“全1出0，有0出1”。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.2或非門(mén)(1)電路組成。在或門(mén)后面接一個(gè)非門(mén)就構(gòu)成了或非門(mén)，如圖9-21所示。圖9-21或非門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.2或非門(mén)(2)邏輯符號(hào)。在或門(mén)輸出端加一小圓圈就變成了或非門(mén)的邏輯符號(hào)。(3)邏輯函數(shù)式?；蚍情T(mén)邏輯函數(shù)式為(9-11)任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.2或非門(mén)(4)真值表。表9-10給出了或非門(mén)的真值表。表9-10或非門(mén)真值表ABA

B0011010101111000(5)邏輯功能?；蚍情T(mén)的邏輯功能為“全0出1，有1出0”。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.3異或門(mén)(1)電路組成。異或門(mén)的電路如圖9-22(a)所示。(2)邏輯符號(hào)。異或門(mén)的邏輯符號(hào)如圖9-22(b)所示。圖9-22異或門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.3異或門(mén)(3)邏輯函數(shù)式。異或門(mén)的邏輯函數(shù)式為上式通常也寫(xiě)成(9-12)(9-13)任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.3異或門(mén)(4)真值表。表9-11給出了異或門(mén)真值表。表9-11異或門(mén)真值表ABY001101010110(5)邏輯功能：當(dāng)兩個(gè)輸入端的狀態(tài)相同(都為0或都為1)時(shí)輸出為0；反之，當(dāng)兩個(gè)輸入端狀態(tài)不同(一個(gè)為0，另一個(gè)為1)時(shí)，輸出端為1。(6)應(yīng)用：判斷兩個(gè)輸入信號(hào)是否不同。任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.4同或門(mén)(1)電路組成。在異或門(mén)的基礎(chǔ)上，最后加上一個(gè)非門(mén)就構(gòu)成了同或門(mén)，如圖9-23(a)所示。(2)邏輯符號(hào)。同或門(mén)邏輯符號(hào)如圖9-23(b)所示。圖9-23同或門(mén)電路任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.4同或門(mén)(3)邏輯函數(shù)式。同或門(mén)邏輯函數(shù)式為(9-14)同或門(mén)邏輯函數(shù)式通常也寫(xiě)成(9-15)任務(wù)9.2基本邏輯門(mén)電路及應(yīng)用9.2.4分析復(fù)合門(mén)電路9.2.4.4同或門(mén)(4)真值表。表9-12給出了同或門(mén)的真值表。表9-12同或門(mén)真值表ABY001101011001(5)邏輯功能：當(dāng)兩個(gè)輸入端的狀態(tài)相同(都為0或都為1)時(shí)輸出為1；反之，當(dāng)兩個(gè)輸入端狀態(tài)不同(一個(gè)為0，另一個(gè)為1)時(shí)，輸出端為0。(6)應(yīng)用：判斷兩個(gè)輸入信號(hào)是否相同。任務(wù)9.3組合邏輯電路9.3.1組合邏輯電路的分析(1)分析步驟。由邏輯門(mén)構(gòu)成的組合邏輯電路，其分析過(guò)程通常分為以下三個(gè)步驟：1)根據(jù)給定的邏輯電路寫(xiě)出輸出函數(shù)的邏輯表達(dá)式。2)根據(jù)已寫(xiě)出的輸出函數(shù)的邏輯表達(dá)式，列出真值表。任務(wù)9.3組合邏輯電路9.3.1組合邏輯電路的分析(1)分析步驟。由邏輯門(mén)構(gòu)成的組合邏輯電路，其分析過(guò)程通常分為以下三個(gè)步驟：3)根據(jù)邏輯表達(dá)式或真值表，判斷電路的邏輯功能。任務(wù)9.3組合邏輯電路9.3.1組合邏輯電路的分析(2)分析舉例。分析如圖9-24所示組合邏輯電路的功能。圖9-24邏輯電路圖任務(wù)9.3組合邏輯電路9.3.1組合邏輯電路的分析表9-13真值表ABCF00001111001100110101010100010111任務(wù)9.3組合邏輯電路9.3.2組合邏輯電路的設(shè)計(jì)(1)設(shè)計(jì)步驟。用邏輯門(mén)設(shè)計(jì)組合邏輯電路時(shí)，一般需要經(jīng)過(guò)與分析過(guò)程相反的以下三個(gè)步驟：1)根據(jù)功能要求列出待設(shè)計(jì)電路的真值表。2)根據(jù)真值表求出與邏輯門(mén)類(lèi)型相適應(yīng)的輸出函數(shù)的最簡(jiǎn)表達(dá)式。3)根據(jù)輸出函數(shù)表達(dá)式畫(huà)出電路。任務(wù)9.3組合邏輯電路9.3.2組合邏輯電路的設(shè)計(jì)(2)設(shè)計(jì)舉例。設(shè)A、B、C為某保密鎖的三個(gè)按鍵，當(dāng)鍵單獨(dú)按下時(shí)，鎖既不打開(kāi)也不報(bào)警；只有當(dāng)A、B、C或者A、C分別同時(shí)按下時(shí)，鎖才能被打開(kāi)，當(dāng)不符合上述組合狀態(tài)時(shí)，將發(fā)出報(bào)警信息，試用與非門(mén)設(shè)計(jì)此保密鎖的邏輯電路。1)進(jìn)行邏輯規(guī)定。設(shè)A、B、C為三個(gè)按鍵，按下為1，不按為0。設(shè)F、G分別為開(kāi)鎖信號(hào)和報(bào)警信號(hào)，開(kāi)鎖為1，不開(kāi)鎖為0。報(bào)警為1，不報(bào)警為0。任務(wù)9.3組合邏輯電路9.3.2組合邏輯電路的設(shè)計(jì)2)列真值表。根據(jù)邏輯規(guī)定列真值表見(jiàn)表9-14。表9-14真值表ABCFG0000000101010010110110000101101101011110任務(wù)9.3組合邏輯電路9.3.2組合邏輯電路的設(shè)計(jì)3)求最簡(jiǎn)邏輯表達(dá)式。經(jīng)化簡(jiǎn)得F和G的表達(dá)式分別為4)畫(huà)邏輯圖(如圖9-25所示)。將上式進(jìn)行變換得：任務(wù)9.3組合邏輯電路9.3.2組合邏輯電路的設(shè)計(jì)圖9-25邏輯電路圖任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.1認(rèn)知基本觸發(fā)器(1)電路結(jié)構(gòu)與符號(hào)圖。圖9-26與非門(mén)組成的基本RS觸發(fā)器任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.1認(rèn)知基本觸發(fā)器(2)工作原理與真值表。1)當(dāng)=0，=1時(shí)，因=0，G2門(mén)的輸出端，G1門(mén)的兩輸入為1，因此G1門(mén)的輸出端Q=0。2)當(dāng)=1，=0時(shí)，因=0，G1門(mén)的輸出端Q=1，G2門(mén)的兩輸入為1，因此G2門(mén)的輸出端。任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.1認(rèn)知基本觸發(fā)器(2)工作原理與真值表。3)當(dāng)=1，=1時(shí)，G1門(mén)和G2門(mén)的輸出端被它們的原來(lái)狀態(tài)鎖定，故輸出不變。4)當(dāng)=0，=0時(shí)，則有。若輸入信號(hào)=0，=0之后出現(xiàn)=1，=1，則輸出狀態(tài)不確定。任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.1同步RS觸發(fā)器(1)電路結(jié)構(gòu)與符號(hào)圖。同步RS觸發(fā)器，如圖9-27所示。圖中C為控制信號(hào)，也稱(chēng)為時(shí)鐘信號(hào)，記為CP。圖9-27同步RS觸發(fā)器電路結(jié)構(gòu)和邏輯符號(hào)任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.1同步RS觸發(fā)器(2)真值表。同步RS觸發(fā)器的真值表見(jiàn)表9-16。表9-16同步RS觸發(fā)器的真值表CPRSQnQn+10xx01*0xx0010001001任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.1同步RS觸發(fā)器(2)真值表。同步RS觸發(fā)器的真值表見(jiàn)表9-16。表9-16同步RS觸發(fā)器的真值表CPRSQnQn+110101011110011011111*11111*Qn任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.1同步RS觸發(fā)器(3)特性方程。觸發(fā)器的次態(tài)Qn+1與現(xiàn)態(tài)Qn以及輸入S、R之間的關(guān)系式稱(chēng)為特性方程。由特性表可得門(mén)控RS觸發(fā)器的特性方程為：，RS=0(約束條件) (9-16)任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.2同步D觸發(fā)器(1)電路結(jié)構(gòu)與符號(hào)圖。把同步RS觸發(fā)器做成如圖9-28所示的形式，有S=D，，該形式的觸發(fā)器稱(chēng)為D觸發(fā)器或D鎖存器。圖9-28

D觸發(fā)器電路結(jié)構(gòu)和邏輯符號(hào)任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.2同步D觸發(fā)器(2)真值表。同步D觸發(fā)器真值表見(jiàn)表9-17。表9-17同步D觸發(fā)器的真值表CPDQnQn+10x000x111000101011011111(3)特性方程。Qn+1=D (9-17)任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.3同步JK觸發(fā)器(1)電路結(jié)構(gòu)與符號(hào)圖，如圖9-29所示。JK觸發(fā)器有兩個(gè)輸入控制端，分別用J和K表示，這是一種邏輯功能齊全的觸發(fā)器，它具有置0、置1、保持和翻轉(zhuǎn)四種功能。圖9-29

JK觸發(fā)器電路結(jié)構(gòu)和邏輯符號(hào)任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.2認(rèn)知其他觸發(fā)器及觸發(fā)器的觸發(fā)方式9.4.2.3同步JK觸發(fā)器表9-18同步JK觸發(fā)器的真值表CPJKQnn+10xx000xx01100001001110100101101100111011111011111*0(3)特性方程。(9-18)Jn+Qn任務(wù)9.4時(shí)序邏輯電路及應(yīng)用9.4.3認(rèn)知寄存器9.4.3.1數(shù)碼寄存器(1)清除數(shù)碼。(2)寄存數(shù)碼。(3)保存數(shù)碼。(4)輸出數(shù)碼Q3。任務(wù)9.4