西安電子科技大學微機原理第5章

第5章PC系統(tǒng)總線1/16/20241第5章PC系統(tǒng)總線5.1系統(tǒng)總線5.28086系統(tǒng)總線結構和時序5.3ISA和EISA總線5.4PCI總線5.5USB總線5.6PCIExpress總線1/16/202425.1系統(tǒng)總線總線是一組信號線的集合，它是系統(tǒng)與系統(tǒng)之間或系統(tǒng)內部各電氣部件之間，進行通信傳輸所必需的所有信號線的總和PC機的各種操作，就是計算機內部定向的信息流和數(shù)據(jù)流在總線中流動的結果1/16/202435.1.1概述數(shù)據(jù)傳輸信號線，包括地址線、數(shù)據(jù)線及讀/寫控制信號線等；中斷控制信號線，包括中斷請求線、中斷響應線等；總線仲裁信號線，包括總線請求線、總線許可線等；其它信號線，包括系統(tǒng)時鐘線、復位線、電源線、地線等。1/16/202445.1.2總線的分類總線有多種分類方法1/16/202451.按總線所在位置分類CPU內部總線。就是連接CPU內部各功能單元的信息通路。部件內總線。用于插件板內各芯片之間互連的總線，又稱為片級總線。系統(tǒng)總線或PC機總線。用于PC機各模塊之間的通信，是PC機的重要組成部分。如ISA、EISA和PCI等。外部總線。又稱通信總線，它是PC機與PC機、PC機與其他設備之間的連線。1/16/202462.按信息傳送形式分類并行總線。計算機中的信息一般都是由多位二進制數(shù)碼表示，在傳輸這些信息時，用多根線同時傳送所有二進制位串行總線。是一種與并行總線不同的總線類型，它是以多位二進制信息共用一根線進行信息傳輸?shù)姆绞焦ぷ?/16/202473.按總線連接方式分類I/O設備需通過適配器實現(xiàn)高速CPU與低速I/O設備之間在工作速度上的匹配和同步，并完成計算機與I/O設備之間的所有數(shù)據(jù)傳輸和控制。適配器通常稱為接口。大多數(shù)總線都是以相同的方式構成的，其不同之處在于總線中數(shù)據(jù)線和地址線的數(shù)目，以及控制總線的多少及其功能?？偩€的排列位置與其他各類部件的連接方式對計算機系統(tǒng)的性能來說，將起著十分重要的作用。根據(jù)連接方式的不同，單機系統(tǒng)采用的總線結構有3種基本類型：單總線結構、雙總線結構和三總線結構。1/16/202481）單總線結構圖5-1單總線結構單總線結構提高了CPU的工作效率，而且外設連接靈活，易于擴充1/16/202492）雙總線結構圖5-2雙總線結構在CPU和存儲器之間專門設置了一組高速存儲總線，使存儲器可通過系統(tǒng)總線與I/O設備之間實現(xiàn)DMA操作，是以增加硬件為代價的1/16/2024103）三總線結構圖5-3三總線結構使整個系統(tǒng)的效率大大提高，這是以增加更多的硬件為代價換來的1/16/2024114.按總線功能或信號類型分類地址總線（AddressBus）。由單方向的多根信號線組成，用于CPU向存儲器、外設傳輸?shù)刂沸畔?，線寬決定了系統(tǒng)的尋址能力；數(shù)據(jù)總線（DataBus）。由雙方向的多根信號線組成，用于CPU從存儲器、外設讀入數(shù)據(jù)，也可以由CPU向存儲器、外設發(fā)送數(shù)據(jù)，線寬表示總線數(shù)據(jù)傳送能力；控制總線（ControlBus）。由雙方向的多根信號線組成，用于CPU向存儲器、外設發(fā)送控制命令和從存儲器、外設讀入反饋信息，其決定了總線功能的強弱和適應能力。1/16/2024125.1.3總線性能指標及總線接口電路

1.總線性能指標總線的主要功能是實現(xiàn)模塊之間的通信實現(xiàn)一個總線信息的傳送過程可分解為請求總線、總線裁決、尋找目的地址、信息傳送及錯誤檢測等幾個步驟進行其中信息傳送是影響總線通信暢通的關鍵因素，也是衡量總線性能的關鍵指標1/16/202413（1）總線定時協(xié)議以便使信息從源端發(fā)送和從目的端接收能同步同步總線定時。在這種定時規(guī)則下，由公共時鐘對信息傳送進行控制。公共時鐘聯(lián)接到所有模塊，使所有信息發(fā)送操作都在公共時鐘控制的固定時間發(fā)生，而不依賴于信息發(fā)送的源端和信息接收的目的端；異步總線定時。在這種定時規(guī)則下，每一個信息傳送操作都由信息發(fā)送源(或信息接收的目的端)的特定跳變確定；半同步總線定時。在這種定時規(guī)則下，信息傳送操作之間的時間間隔可以以公共時鐘周期的整數(shù)倍來變化，如ISA總線。1/16/202414(2)總線頻寬總線頻寬是指總線本身所能達到的最高信息傳輸率，以兆字節(jié)/秒(MB/s)為單位來表示總線驅動器及接收器的性能優(yōu)劣，在信息傳送中將引入不同的時滯；總線布線的長度將引起信息在總線上傳輸?shù)臅r延。長度越長，時延也越大；連接在總線上的模塊數(shù)要與總線的負載能力匹配。若不匹配，便會引起信號畸變，連接在總線上的模塊數(shù)越多，信號產生的畸變越大。例如：ISA、EISA總線標準規(guī)定的總線時鐘（BCLK）頻率為6MHz～8.33MHz,它們的最大頻寬分別為16.66MB/s和33.32MB/s。1/16/202415(3)總線傳輸率總線傳輸率是指系統(tǒng)在一定工作方式下總線所能達到的傳輸率例如，若EISA總線時鐘為8.33MHz,當它進行8位存儲器存取時，一個存儲器存取周期最快為3個BCLK(總線時鐘)，則其總線傳輸率為2.78MB/s。當EISA總線進行32位突發(fā)(Burst)存取時，每一個存取周期只需要一個BCLK，則其總線傳輸率為33MB/s（這也是EISA總線的最大傳輸率)。1/16/2024162.總線接口電路總線接口電路用來實現(xiàn)信號間的組合及驅動，以滿足總線信號線的功能及定時要求總線以突發(fā)方式傳送數(shù)據(jù)信息，只有第一次傳送時需要發(fā)送地址信息，以后的地址信號是自動線性增量的，即數(shù)據(jù)是成塊連續(xù)傳送，每傳送一個數(shù)據(jù)僅要一個總線時鐘。只有在這種情況下，總線才能達到最大傳輸率組成系統(tǒng)時，不是每種CPU、每個模塊都能工作在突發(fā)方式下，如果互相傳送信息的兩個模塊中只有一個模塊有突發(fā)傳送信息功能，則總線不能實現(xiàn)突發(fā)傳送方式。只有兩個模塊同時具有突發(fā)傳送功能時，總線才能實現(xiàn)突發(fā)傳送方式1/16/2024175.1.4總線通信控制PC機內部各個模塊之間以及PC機與I/O設備之間通過總線進行信息交換時，必然存在著時間上的配合和動作的協(xié)調問題，否則系統(tǒng)的工作將出現(xiàn)混亂總線的通信控制方式一般分為同步方式和異步方式1/16/2024181.同步方式同步方式是指系統(tǒng)采用一個統(tǒng)一的時鐘信號來協(xié)調發(fā)送和接收雙方的傳送定時關系時鐘產生相等的時間間隔，每個時間間隔構成一個總線周期PC機中的PCI總線就是同步方式總線。同步方式的優(yōu)點在于電路設計比較簡單，完成一次傳輸?shù)臅r間很短，適合于高速設備的數(shù)據(jù)傳輸同步方式的缺點在于不能滿足高速設備和低速設備在同一系統(tǒng)中使用，其系統(tǒng)傳輸速度由最慢設備來決定總線周期和時鐘頻率，使整個系統(tǒng)性能下降1/16/2024192.異步方式異步方式也稱為應答方式。在這種方式下，沒有公用的時鐘，也沒有固定的時間間隔，完全依靠傳送雙方相互制約的“握手”信號來實現(xiàn)定時控制具有很強的靈活性，對提高整個計算機系統(tǒng)的工作效率是有很大的好處異步控制能保證兩個工作速度相差很大的部件或設備間可靠地進行信息的交換，自動完成時間的配合控制較同步方式復雜，時間較同步方式要長，成本也會高一些1/16/2024205.1.5總線管理總線是由多個部件和設備所共享的，為了正確地實現(xiàn)它們之間的通信，必須有一個總線控制機構，對總線的使用進行合理的分配和管理1/16/2024211.總線判優(yōu)和仲裁為了保證同一時刻只有一個申請者使用總線，總線控制機構中設置有總線判優(yōu)和仲裁控制邏輯按照一定的優(yōu)先次序來決定哪個部件或設備首先使用總線，只有獲得總線使用權的部件或設備，才能開始數(shù)據(jù)傳送總線判優(yōu)按其仲裁控制機構的設置集中式控制。總線控制邏輯集中在一處（如在CPU中）分布式控制?？偩€控制邏輯分散在連接于總線上的各個部件或設備中PC機為集中式控制1/16/2024222.總線控制權總線在任一時刻只為某兩個部件或設備所占用獲得總線控制權的部件或設備稱為主設備，主設備一旦獲得總線控制權后，就立即開始向另一個部件或設備進行一次信息傳送。這后一個部件或設備稱為從設備，它是與主設備進行信息交換的對象。這種以主設備為參考點，向從設備發(fā)送信息或接收從設備送來信息的工作關系，稱為主從關系主設備負責控制和支配總線，向從設備發(fā)出命令來指定數(shù)據(jù)傳送方式與數(shù)據(jù)傳送地址信息內存總是從設備，不會主動提出要與誰交換信息的要求通常，總線控制權的轉讓發(fā)生在總線進行一次數(shù)據(jù)傳送的結束時刻1/16/2024235.28086系統(tǒng)總線結構和時序圖5-48086CPU引腳圖1/16/2024248086微處理器有兩種工作方式最小方式。用于由單微處理器組成的小系統(tǒng)，在這種方式中，由8086CPU直接產生小系統(tǒng)所需要的全部控制信號；最大方式。用于實現(xiàn)多處理器系統(tǒng)，在這種方式中，8086CPU不直接提供用于存儲器或I/O的讀寫命令等控制信號，而是將當前要執(zhí)行的傳送操作類型編碼為3個狀態(tài)位輸出，由總線控制器8288對狀態(tài)信息進行譯碼產生相應控制信號。其余控制引腳提供最大方式系統(tǒng)所需的其它信息。1/16/202425總線周期CPU和總線控制邏輯中信號的時序是由系統(tǒng)時鐘信號控制的8086CPU通過總線對存儲器或I/O接口進行一次訪問所需的時間稱為一個總線周期，基本的總線周期包括4個時鐘周期1/16/2024265.2.1兩種工作方式公用引腳定義引腳1和引腳20(GND)為接地端；引腳40(VCC)為電源輸入端，采用的電源電壓為+5V±10%；引腳19(CLK)為時鐘信號輸入端。時鐘信號占空比為33%時是最佳狀態(tài)。最高頻率對8086為5MHz，對8086—2為8MHz，對8086—1為10MHz；其余36個引腳按其功能來分，屬地址/數(shù)據(jù)總線的有20條引腳，屬控制總線的有16條引腳。1/16/2024271.地址/數(shù)據(jù)總線AD15～AD0（輸入/輸出，三態(tài)）為分時復用地址/數(shù)據(jù)總線A19/S6,A18/S5,A17/S4和A16/S3（輸出，三態(tài)）為分時復用的地址/狀態(tài)信號線1/16/202428表5.1S4和S3的功能S4S3當前正在使用的段寄存器00ES01SS10CS（或I/O，中斷響應）11DS1/16/2024292.控制總線控制總線有16條引腳其中引腳24～31這8條引腳在兩種工作方式下定義的功能有所不同兩種工作方式下公用的8條控制引腳1/16/202430

1）（輸入）工作方式控制線接+5V時，CPU處于最小工作方式；接地時，CPU處于最大工作方式。1/16/202431

2）（輸出，三態(tài)）讀信號，低電平有效。信號有效時表示CPU正在執(zhí)行從存儲器或I/O端口輸入的操作1/16/202432

3）NMI（輸入）非可屏蔽中斷請求輸入信號，上升沿有效當該引腳輸入一個由低變高的信號時，CPU在執(zhí)行完現(xiàn)行指令后，立即進行中斷處理CPU對該中斷請求信號的響應不受標志寄存器中斷允許標志位IF狀態(tài)的影響1/16/2024334）INTR（輸入）可屏蔽中斷請求輸入信號，高電平有效，表示外部有中斷請求CPU在每條指令的最后一個時鐘周期對INTR進行測試，以便決定現(xiàn)行指令執(zhí)行完后是否響應中斷CPU對可屏蔽中斷的響應受中斷允許標志位IF狀態(tài)的影響1/16/2024345）RESET（輸入）系統(tǒng)復位信號，高電平有效(至少保持4個時鐘周期)RESET信號有效時，CPU清除IP、DS、ES、SS、標志寄存器和指令隊列為0及置CS為0FFFFH信號結束后，CPU從存儲器的0FFFF0H地址開始讀取和執(zhí)行指令系統(tǒng)加電或操作員在鍵盤上進行“RESET”操作時產生RESET信號1/16/2024356）READY（輸入）準備好信號，來自存儲器或I/O接口的應答信號，高電平有效CPU在T3狀態(tài)的開始檢查READY信號，當READY信號有效時，表示存儲器或I/O端口準備就緒，CPU及其總線控制邏輯可以在下一個時鐘周期后完成總線周期若READY信號為低電平，表示存儲器或I/O端口沒有準備就緒，CPU可自動插入一個或幾個等待周期(在每個等待周期的開始，同樣對READY信號進行檢查)，直到READY信號有效為止1/16/202436

7）（輸入）測試信號，低電平有效CPU執(zhí)行WAIT指令的操作時，每隔5個時鐘周期對輸入端進行一次測試高電平，CPU繼續(xù)處于等待狀態(tài)低電平，CPU才開始執(zhí)行下一條指令1/16/202437

8）（輸出，三態(tài)）是一個分時復用引腳。在總線周期的T1狀態(tài)輸出，在總線周期的其它T狀態(tài)輸出S7

1/16/202438表5.2和A0的不同組合狀態(tài)操作

A0使用的數(shù)據(jù)引腳讀或寫偶地址的一個字00AD15～AD0讀或寫偶地址的一個字節(jié)10AD7～AD0讀或寫奇地址的一個字節(jié)01AD15～AD8讀或寫奇地址的一個字0110AD15～AD8（第1個總線周期放數(shù)據(jù)低字節(jié)）AD7～AD0（第2個總線周期放數(shù)據(jù)高字節(jié)）1/16/2024395.2.2最小方式下引腳定義和系統(tǒng)總線結構引腳接+5V時，CPU處于最小工作方式，引腳24～31這8條控制引腳的功能定義1/16/2024401）（輸出）是處理器發(fā)向中斷控制器的中斷響應信號在相鄰的兩個總線周期中輸出兩個負脈沖1/16/2024412)ALE（輸出）地址鎖存允許信號，高電平有效當ALE信號有效時，表示地址線上的地址信息有效利用它的下降沿把地址信號和信號鎖存在8282地址鎖存器中1/16/2024423)（輸出，三態(tài)）數(shù)據(jù)允許信號，低電平有效該信號有效時，表示CPU準備好接收和發(fā)送數(shù)據(jù)如果系統(tǒng)中數(shù)據(jù)線接有雙向收發(fā)器8286，該信號作為8286的選通信號1/16/2024434)（輸出，三態(tài)）數(shù)據(jù)收/發(fā)信號，表示CPU是接收數(shù)據(jù)（低電平），還是發(fā)送數(shù)據(jù)（高電平）用于控制雙向收發(fā)器8286的傳送方向。1/16/2024445)（輸出，三態(tài)）該信號用于區(qū)分是訪問存儲器（高電平），還是訪問I/O端口（低電平）1/16/2024456)（輸出，三態(tài)）寫信號，低電平有效，表示CPU正在執(zhí)行向存儲器或I/O端口的輸出操作1/16/2024467)HOLD（輸入）HOLD是系統(tǒng)中其它總線主控設備向CPU請求總線使用權的總線申請信號，高電平有效CPU讓出總線控制權直到這個信號撤消后才恢復對總線的控制權1/16/2024478)HLDA（輸出）HLDA是CPU對系統(tǒng)中其它總線主控設備請求總線使用權的應答信號，高電平有效當CPU讓出總線使用權時，就發(fā)出這個信號，并使微處理器所有具有三態(tài)的引腳處于高阻狀態(tài)，與外部隔離1/16/202448表5.3、和的組合決定傳送類型傳送類型001讀I/O端口010寫I/O端口101讀存儲器110寫存儲器1/16/2024492.最小方式總線結構圖5-58086最小方式系統(tǒng)總線結構1/16/2024508282地址鎖存器與8086CPU連接圖5-68282地址鎖存器與8086CPU連接1/16/2024518286數(shù)據(jù)收發(fā)器與8088CPU連接圖5-78286數(shù)據(jù)收發(fā)器與8088CPU連接1/16/202452表5.4和T信號的控制作用T傳送方向01A→B(正向)00A←B（反向）1×高阻1/16/2024535.2.3最大方式下引腳定義和系統(tǒng)總線結構

1.最大方式下引腳定義引腳接低電平時，CPU處于最大工作方式8086的最大工作方式就是專門為實現(xiàn)多處理器系統(tǒng)而設計的IBMPC系列機系統(tǒng)中的微處理器工作于最大工作方式，系統(tǒng)中配置了一個作為協(xié)處理器的數(shù)字數(shù)據(jù)處理器80878086CPU不直接提供用于存儲器或I/O的讀寫命令等控制信號，而是將當前要執(zhí)行的傳送操作類型編碼為3個狀態(tài)位輸出，由總線控制器8288對狀態(tài)信息進行譯碼產生相應控制信號1/16/2024541）QS1、QS0（輸出）指令隊列狀態(tài)輸出線用來提供8086內部指令隊列的狀態(tài)1/16/202455表5.5指令隊列狀態(tài)位的編碼QS1QS0指令隊列狀態(tài)00無操作，隊列中指令未被取出01從隊列中取出當前指令的第一個字節(jié)10隊列空11從隊列中取出當前指令的后續(xù)字節(jié)1/16/2024562）、和（輸出，三態(tài)）狀態(tài)信號輸出線，這3位狀態(tài)的組合表示CPU當前總線周期的操作類型8288總線控制器接收這3位狀態(tài)信息，產生訪問存儲器和I/O端口的控制信號和對8282、8286的控制信號1/16/202457表5.6、和組合規(guī)定的狀態(tài)、、、、操作狀態(tài)8288產生的信號000中斷響應001讀I/O端口010寫I/O端口011暫停無100取指令101讀存儲器110寫存儲器111保留無1/16/2024583)（輸出，三態(tài)）總線鎖定信號，低電平有效CPU輸出此信號表示不允許總線上的主控設備占用總線該信號由指令前綴LOCK使其有效，并維持到下一條指令執(zhí)行完畢為止1/16/2024594）和（輸入/輸出）這兩條引腳都是雙向的，低電平有效，用于輸入總線請求信號和輸出總線授權信號優(yōu)先級高于這兩根引腳主要用于不同處理器之間連接控制用1/16/202460

2.最大方式總線結構圖5-88086最大方式系統(tǒng)總線結構1/16/202461Intel8288結構圖圖5-9Intel8288結構圖1/16/2024625.2.38086系統(tǒng)總線時序微處理器是在統(tǒng)一的時鐘信號CLK控制下，按節(jié)拍進行工作的8086的時鐘頻率為5MHz，故時鐘周期為200nsCPU每執(zhí)行一條指令，至少要通過總線對存儲器訪問一次（取指令）8086CPU通過總線對外部（存儲器或I/O接口）進行一次訪問所需的時間稱為一個總線周期一個總線周期至少包括4個時鐘周期即T1,T2,T3和T41/16/202463典型的8086CPU總線操作時序1/16/202464總線操作時序

存儲器讀或I/O讀操作；存儲器寫或I/O寫操作；中斷響應操作；總線請求及響應操作；CPU正在進行內部操作、并不進行實際對外操作的空閑狀態(tài)Ti。1/16/202465總線操作的微處理器時序三級：指令周期→總線周期→時鐘周期任何指令的取指階段都需要存儲器讀總線周期，讀取的內容是指令代碼；任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期；只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期；CPU響應可屏蔽中斷時生成中斷響應總線周期。1/16/202466CPU總線周期采用同步時序各部件都以系統(tǒng)時鐘信號為基準；當相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器）。CPU與外設接口常采用異步時序，它們通過應答聯(lián)絡信號實現(xiàn)同步操作。1/16/2024678086CPU最小方式結構1/16/2024681.最小方式系統(tǒng)總線周期時序

（1）讀總線周期1/16/202469具有等待周期的讀總線周期1/16/202470READY信號作用利用READY信號產生電路產生READY信號并經8284同步后加到CPU的READY線上，使CPU在T3和T4之間插入一個或幾個TW狀態(tài)，來解決CPU與存儲器或外設之間的時間配合1/16/202471（2）寫總線周期1/16/202472（3）中斷響應周期1/16/202473（3）總線請求和總線授予時序1/16/2024742.最大方式系統(tǒng)總線周期時序

（1）讀總線周期和寫總線周期1/16/2024758086最大方式系統(tǒng)寫總線周期時序1/16/202476（2）中斷響應周期在最大方式系統(tǒng)中，由8288輸出在中斷響應周期中，除了從第1個總線周期的T2到第2個總線周期的T2在引腳上輸出低電平信號外，其它均與最小方式系統(tǒng)中的中斷響應時序相同1/16/202477（3）總線請求和總線授予時序最大方式下，和都是總線使用權的請求/授予信號，且均為雙向和低電平有效請求、授予和釋放的過程由3個脈沖組成的脈沖串完成優(yōu)先級高于1/16/2024785.3ISA和EISA總線

5.3.1ISA總線ISA（IndustryStandardArchitecture）總線又稱PC-AT總線，是在IBMPC/XT總線基礎上發(fā)展起來的IBMPC/XT總線是一個8位的開放結構總線，總線連接器具有62個引腳具有16位數(shù)據(jù)線、24位地址線、中斷線、支持16位DMA通道的信號線、等待狀態(tài)發(fā)生信號線及±5V、±12V電源線等。工作頻率為8MHz，傳輸率最高為8MB/s1/16/202479ISA總線結構圖1/16/2024801.地址線SA0～SA19：可鎖存的地址信號LA17～LA23

：非鎖存地址信號SA0～SA19加上LA17～LA23可實現(xiàn)16MB空間尋址（其中SA17～SA19和LA17～LA19是重復的）1/16/2024812.數(shù)據(jù)線SD0～SD15：16位數(shù)據(jù)線，其中SD0～SD7為低8位數(shù)據(jù)線，SD8～SD15為高8位數(shù)據(jù)線1/16/202482

3.控制線AEN：地址允許信號，輸出線，高電平有效。BALE：允許地址鎖存，輸出線，這一信號由總線控制器8288提供，作為CPU地址的有效標志。：I/O讀命令，輸出線，低電平有效，用來把選中的I/O設備的數(shù)據(jù)讀到數(shù)據(jù)總線上。：I/O寫命令，輸出線，低電平有效，用來把數(shù)據(jù)總線上的數(shù)據(jù)寫入被選中的I/O端口。和：存儲器讀/寫命令，低電平有效，用于對A0～A19這20位地址尋址的1MB內存的讀/寫操作。1/16/2024833.控制線（續(xù)）和：低電平有效，存儲器讀/寫命令，用于對24位地址線全部存儲空間的讀/寫操作。和：它們是存儲器16位片選信號和I/O16位片選信號，分別指明當前數(shù)據(jù)傳送是16位存儲器周期和I/O周期。SBHE：總線高字節(jié)允許信號，該信號有效時，表示數(shù)據(jù)總線上傳送的是高位字節(jié)數(shù)據(jù)。IRQ3～IRQ7和IRQ10～IRQ15：用于作為來自外部設備的中斷請求輸入線，分別連到主片8259A和從片8259A中斷控制器的輸入端。DRQ0～DRQ3和DRQ5～DRQ7：來自外部設備的DMA請求輸入線，高電平有效，分別連到主片8237A和從片8237ADMA控制器輸入端。1/16/2024843.控制線（續(xù)）～和～：DMA應答信號，低電平有效。T/C：DMA終止/計數(shù)結束，輸出線。：輸入信號，低電平有效。RESET：系統(tǒng)復位信號，輸出線，高電平有效。1/16/2024853.控制線（續(xù)）：I/O通道檢測，輸出線，低電平有效。I/OCHRDY：通道就緒，輸入線，高電平表示“就緒”。該信號線可供低速I/O設備或存儲器請求延長總線周期之用。：零等待狀態(tài)信號，輸入線。1/16/2024865.3.2EISA總線1989年，COMPAQ、AST、HP等9家大公司聯(lián)合推出另一個32位總線標準——EISA(ExtendedIndustryStandardArchitecture)EISA是一種開放的總線標準，它比MCA（MicroChannelArchitecture）的進步在于可以與ISA兼容EISA的總線支持32位地址，可尋址4GB，具有32位數(shù)據(jù)總線，時鐘頻率為8.33MHz，最大傳輸率可達33MB/s。EISA總線采用開放式結構，與ISA兼容。現(xiàn)有的ISA總線擴展卡可以直接用于EISA總線MCA和EISA總線都是一種具有主從特點的多處理器總線，并支持高速緩存技術可在一個主CPU控制下，實現(xiàn)多從處理器協(xié)調并行處理的功能。具有總線仲裁功能EISA是一種智能化總線，支持突發(fā)方式傳輸1/16/2024875.3.3使用EISA總線的PC機1/16/2024885.4PCI總線1991年下半年，Intel公司首先提出了PCI概念，并聯(lián)合IBM、Compaq、AST、HP和DEC等100多家公司成立了PCI集團，其全稱為PeripheralComponentInterconnectSpecialInterestGroup（外圍部件互聯(lián)專業(yè)組），簡稱PCISIGOPCI是一種先進的局部總線，一成為局部總線的新標準1/16/2024895.4.1PCI總線特點PCI總線的時鐘與CPU時鐘無關，頻率為33MHz總線寬度為32位，可擴展到64位，其帶寬為132MB/s～264MB/s1/16/202490PCI總線特點

（1）高性能

PCI總線支持無限讀寫突發(fā)方式PCI總線支持并發(fā)工作，使其總線上的外設可與CPU并發(fā)工作1/16/202491（2）兼容性及擴展性好PCI總線可以與ISA、EISA等總線兼容，其性能指標與CPU及時鐘無關1/16/202492（3）主控設備控制數(shù)據(jù)交換PCI總線標準中，任何一次數(shù)據(jù)交換都由主控設備發(fā)起通常，總線控制器就是主控設備1/16/202493(4)自動配置PCI總線的插卡可以自動配置1/16/202494(5)嚴格的規(guī)范PCI總線標準對協(xié)議、時序、負載、電性能和機械性能指標等均有嚴格規(guī)定1/16/202495(6)低價格PCI總線接插件尺寸及插卡和主板尺寸均較小1/16/202496(7)具有良好的發(fā)展前途PCI總線標準在制定時就考慮到長期應用的問題可插到工作在5V的主板上，也可插到工作在3.3V的主板上通用卡既可在32位系統(tǒng)工作，也可在64位系統(tǒng)工作1/16/2024972.PCI總線結構圖5-17PCI系統(tǒng)結構示意圖1/16/202498多PCI總線結構1/16/202499

PCCHIPSM520(VX)主板的原理框圖1/16/20241005.4.2PCI信號定義PCI總線支持32位和64位接口卡，64位卡有94個接插點，32位卡僅有接插點1～62微機系統(tǒng)采用98+22邊緣接插件1/16/2024101信號類型所用符號說明IN：單向標準輸入OUT：單向標準輸出T/S：雙向三態(tài)輸入/輸出S/T/S：持續(xù)的且低電平有效的三態(tài)輸入/輸出O/D：表示漏極開路。允許多個設備以線或形式共享該信號1/16/20241021.系統(tǒng)信號CLK，IN:系統(tǒng)時鐘信號。為所有處理提供定時，在時鐘的上升沿采樣總線上各信號線的信號。CLK的頻率稱為PCI總線的工作頻率，為33MHz。，IN:復位信號。用來使PCI所有的特殊寄存器、定序器和信號恢復初始狀態(tài)。1/16/20241032.地址與數(shù)據(jù)信號AD[31:0]，T/S：地址和數(shù)據(jù)多路復用的PCI引腳。一個PCI總線傳輸事務包含了一個地址信號期和接著的一個(或多個)數(shù)據(jù)期。PCI總線支持猝發(fā)讀寫功能

[3:0]，T/S：總線命令和字節(jié)使能信號。在地址期,[3:0]定義總線命令；在數(shù)據(jù)期,[3:0]用作字節(jié)使能PAR，T/S：奇偶校驗信號。它通過AD[31:0]和[3:0]進行奇偶校驗1/16/20241043.接口控制信號，S/T/S:當一個主控設備請求總線時，采樣、，若均為無效電平，并且同一時鐘的上升沿為有效電平，就認定以獲得總線控制權。，S/T/S:主設備準備好信號。當與同時有效時,數(shù)據(jù)能完整傳輸。在寫周期,指出數(shù)據(jù)已在AD[31:0]上；在讀周期,指示主控器準備接收數(shù)據(jù)。，S/T/S:從設備準備好信號。預示從設備準備完成當前的數(shù)據(jù)傳輸。在讀周期,指示數(shù)據(jù)變量已在AD[31:0]中；在寫周期,指示從設備準備好接收數(shù)據(jù)。1/16/20241053.接口控制信號（續(xù)），S/T/S:從設備要求主設備停止當前數(shù)據(jù)傳送。，S/T/S:鎖定信號。用于鎖定目標存儲器地址。IDSEL，IN:初始化設備選擇。在參數(shù)配置讀寫傳輸期間,用作設備配置寄存器的片選信號。，S/T/S:設備選擇信號。該信號有效時,表明總線上某設備被選中。1/16/2024106

4.仲裁接口信號，T/S:總線占用請求信號。任何主控器都有它自己的信號。，T/S:總線占用允許信號,指明總線占用請求已被響應。任何主設備都有自己的1/16/20241075.錯誤報告接口信號，S/T/S：數(shù)據(jù)奇偶校驗錯誤報告信號O/D：系統(tǒng)錯誤報告信號1/16/20241086.中斷接口信號PCI有4條中斷線，分別是、、、，電平觸發(fā)，多功能設備可以任意選擇一個或多個中斷線，單功能設備只能用1/16/20241097.64位總線擴展信號AD[63:32]，T/S：擴展的32位地址和數(shù)據(jù)多路復用線

[7:4]，T/S：總線命令和字節(jié)使能多路復用擴展信號線，S/T/S，64位傳輸請求信號，S/T/S：64位傳輸允許信號PAR64，T/S：奇偶雙字節(jié)校驗1/16/20241105.4.3PCI插槽和總線命令1/16/20241112.PCI總線命令

[3:0]命令類型說明

[3:0]命令類型說明0000中斷響應1000保留0001特殊周期1001保留0010I/O讀（從I/O端口地址中讀數(shù)據(jù)）1010配置讀0011I/O寫（向I/O端口地址中寫數(shù)據(jù)）1011配置寫0100保留1100存儲器多行讀0101保留1101雙地址周期0110存儲器讀（從內存空間映像中讀數(shù)據(jù)）1110存儲器行讀0111存儲器寫（向內存空間映像中寫數(shù)據(jù)）1111存儲器寫并無效1/16/20241125.4.4PCI總線數(shù)據(jù)傳輸過程圖5-22PCI總線一個典型的讀操作時序1/16/2024113PCI總線一個典型的寫操作時序圖5-23PCI總線一個典型的寫操作時序1/16/20241145.4.5PCI總線仲裁1/16/20241155.4.6PCI總線配置

1．PCI設備的配置空間在系統(tǒng)啟動的時候由BIOS代碼執(zhí)行設備配置。一旦即插即用OS（如Windows2000）啟動后，控制就傳遞給OS，OS接管設備管理定義一個PCI總線配置空間的目的在于提供一套適當?shù)呐渲么胧?，使之實現(xiàn)完全的設備再定位而無需用戶干預安裝、配置和引導，并由與設備無關的軟件進行系統(tǒng)地址映射1/16/20241162．配置空間頭區(qū)域及功能1/16/2024117一組供映射時使用的基址寄存器1/16/2024118基地址設置過程1/16/20241195.5USB總線USB（通用串行總線，UniversalSerialBUS）是一種新的外部串行總線標準1994年底由Intel、Compaq、IBM和Microsoft等多家公司聯(lián)合提出的從1994年11月11日發(fā)表了USBV0.7版本以后，USB版本經歷了多年的發(fā)展，到現(xiàn)在已經發(fā)展為2.0和3.0版本，成為目前PC機的標準擴展接口1/16/20241205.5.1概述USB是一個外部總線標準，用于規(guī)范PC與外部設備的連接和通訊USB接口支持設備的即插即用和熱插拔功能USB用一個4針插頭作為標準插頭，采用菊花鏈形式可以把所有的外設連接起來，最多可以連接127個外部設備1/16/2024121菊花鏈連接方式1/16/2024122USB的版本第一代：USB1.0/1.1的最大傳輸速率為12Mbps。1996年推出。第二代：USB2.0的最大傳輸速率高達480Mbps。USB1.0/1.1與USB2.0的接口是相互兼容的。第三代：USB3.0最大傳輸速率5Gbps,向下兼容USB1.0/1.1/2.0。1/16/20241235.5.2USB系統(tǒng)組成

1.硬件組成USB主控制器/根集線器。主控制器負責將并行數(shù)據(jù)轉換成串行，并將數(shù)據(jù)傳給根集線器USB集線器（USBHub）。完成USB設備的添加（擴展）、刪除和電源管理等USB設備。Hub設備和功能設備（外設），外設含一定數(shù)量獨立的寄存器端口（端點）1/16/20241242.軟件組成USB設備驅動程序USB驅動程序?？梢岳壴诓僮飨到y(tǒng)中，也可以是以可裝載的驅動程序形式加入到操作系統(tǒng)中USB主控制器驅動程序1/16/20241253.USB拓撲結構1/16/20241265.5.3USB系統(tǒng)的接口信號和電氣特性

1.USB接口信號1/16/2024127表5.8USB常用信號電平（高速設備，低速設備電平相反）總線狀態(tài)信號電平發(fā)送端接受器端差分“1”D+>2.8V并且D-<0.3V(D+)-(D-)>200mV并且D+>2.0V差分“0”D->2.8V并且D+<0.3V(D-)-(D+)>200mV并且D->2.0V單端點0(SE0)D+和D-<0.3VD+和D-<0.8V數(shù)據(jù)J狀態(tài)差分“1”（不是邏輯1）差分“1”數(shù)據(jù)K狀態(tài)差分“0”（不是邏輯0）差分“0”恢復狀態(tài)數(shù)據(jù)K狀態(tài)數(shù)據(jù)K狀態(tài)閑置狀態(tài)N.A.D+>2.7V并且D-<0.8V1/16/20241282.電氣特性對地電源電壓為4.75～5.25V，設備吸入的最大電流值為500mA。第一次被主機檢測到時，設備吸入的電流＜100mAUSB設備有兩種供電方式，自給方式（設備自帶電源）和總線供給方式。USBHub采用自給方式1/16/20241293.NRZI編碼不需獨立的時鐘信號和數(shù)據(jù)一起發(fā)送，電平跳變代表“0”，沒有電平跳變代表“1”圖5-31位填充和NRZI編碼1/16/20241305.5.4USB數(shù)據(jù)流類型和傳輸類型

1.USB數(shù)據(jù)流類型USB數(shù)據(jù)流類型有四種：控制信號流、塊數(shù)據(jù)流、中斷數(shù)據(jù)流、實時數(shù)據(jù)流1/16/20241312.傳輸類型控制傳輸：雙向，用于配置設備或特殊用途，發(fā)生錯誤需重傳批傳輸：單/雙向，用于大批數(shù)據(jù)傳輸，要求準確，出錯重傳中斷傳輸：單向入主機，用于隨機少量傳送等時傳輸：單/雙向，用于連續(xù)實時的數(shù)據(jù)傳輸，時間性強，但出錯無需重傳1/16/2024132

3.USB交換的包格式1/16/2024133包的一般格式1/16/20241345.5.5USB2.0的補充——OTG技術USBOn-The-Go(OTG)是對USB2.0規(guī)范的有益的擴充。這類設備既可以作為USB設備與PC機相連，又可以作為USB主機連接其它USB設備，直接進行設備與設備之間的點對點(peartopear)通信。USBOn-The-Go在USB規(guī)范基礎上增加以下幾點：雙重功能。設備既可用作主機也可用作外設；主機交流協(xié)議HNP用于轉換USB主機和外設功能；對話請求協(xié)議；除小功率和大功率之外增加了微功率選擇；超小連接器。1/16/2024135連接器的不同定義設備接口1/16/2024136兩個OTGRTR(主/從雙角色)設備相連，用主機交流協(xié)議(HNP)