實驗三、基本門電路及觸發(fā)器

實驗三、基本門電路及觸發(fā)器一、實驗?zāi)康?/p>

1.了解TTL門電路的原理、性能和使用方法，

驗證基本門電路邏輯功能。2.驗證D觸發(fā)器、J-K觸發(fā)器的邏輯功能。

二、實驗內(nèi)容(一):驗證以下門電路的邏輯關(guān)系1.用與非門(00)實現(xiàn)與門的邏輯關(guān)系：F=AB

結(jié)果填入表12.異或門(86)：結(jié)果填入表13.全加器：結(jié)果填入表2輸入與門異或門ABFUo(V)F00011011AiBiCiSiCi+1000001010011100101110111表1表2注：輸出電壓用數(shù)字萬用表測量（二）:驗證以下觸發(fā)器邏輯關(guān)系1、D觸發(fā)器邏輯功能測試：原狀態(tài)Qn用強制置“1”、強制置“0”，但務(wù)必注意，在設(shè)定完原狀態(tài)后，應(yīng)將和均置高電平，使其失去置位和復位功能，否則D和CP端都將無法正常工作。當D、Qn設(shè)定完畢，給一個單次脈沖（CP），即可得到新狀態(tài)Qn+1，將結(jié)果填入表3。2、J-K觸發(fā)器邏輯功能測試：連接電路，按表4測試J-K觸發(fā)器的邏輯功能，方法同上。注：D觸發(fā)器為上升沿觸發(fā)，J-K觸發(fā)器為下降沿觸發(fā)J-K觸發(fā)器74LS112D觸發(fā)器74LS74輸入端輸出原態(tài)輸出次態(tài)DQnQn+101**10**1100111011011111表3輸入端輸出原態(tài)輸出次態(tài)JKQnQn+101***10***1100011010111001111011001110111110111111表4三、實驗原理圖圖3-3全加器電路圖3-1與門電路圖3-2異或門電路四、實驗報告要求1.畫出實驗線路圖,并標出芯片引腳。2.寫出實驗要求中邏輯表達式及真值表。3.畫出與CP脈沖相應(yīng)的各觸發(fā)器輸出端波形,

并說明其觸發(fā)方式。

五、思考題1.實驗用的與門和或門中不用的輸入端如何處理?2.如果與非門的一個輸入端接時鐘,其余輸入端應(yīng)是什么狀態(tài)時才允許脈沖通過?3.J-K觸發(fā)器時,如果時鐘脈沖CP到來后,觸發(fā)器處于“1”態(tài)，J-K兩端應(yīng)預(yù)先分別是什么狀態(tài)？4.J-K觸發(fā)器與D觸發(fā)器的觸發(fā)邊沿有何不同?74LSXX管腳排列123456GNDVcc131211109812345761A1B1Y2A2BGND2YVcc4B4A4Y3B3Y3A141312111089四2輸入與非門74LS00F=AB12345761A1B2A2B2CGND2YVcc1C1Y3C3B3Y3A141312111089三3輸入與非門74LS10F=ABC雙JK觸發(fā)器74LS11212345761CP2Rd1Sd1JVcc2CP1K1Q1QGND2K2Q2Q81615141312101192Sd2J1Rd雙D觸發(fā)器74LS7412345761Rd1D1CP1Sd1QGND1QVcc2Rd2D2CP2Sd2Q2Q141312111089四2輸入與非門74LS00F=AB12345761A1B1Y2A2BGND2YVcc4B4A4Y3B3Y3A141312111089四2輸入異或門74LS8612