第六章 總線系統(tǒng)

計(jì)算機(jī)組成原任課教師：葉曉霞廣東海洋大學(xué)信息學(xué)院計(jì)算機(jī)系

信計(jì)1091-1092E-mail:xiaoxia7761@1組成原理課件設(shè)計(jì)制作：徐龍琴第6章總線系統(tǒng)6.1總線的基本概念6.2總線接口6.3總線的仲裁6.5PCI總線6.4總線的時(shí)序2組成原理課件設(shè)計(jì)制作：徐龍琴§6.1.1總線的基本概念一、總線的分類

總線是構(gòu)成計(jì)算機(jī)系統(tǒng)的互連機(jī)構(gòu)，是多個(gè)系統(tǒng)功能部件之間進(jìn)行數(shù)據(jù)傳送的公共通路。單處理器系統(tǒng)中可分為內(nèi)部總線、系統(tǒng)總線和I/0總線。◆內(nèi)部總線:CPU內(nèi)部連接各寄存器及運(yùn)算部件之間的總線?！粝到y(tǒng)總線:CPU同計(jì)算機(jī)系統(tǒng)的其他高速功能部件如存儲器、通道等互相連接的總線。◆I/O總線:中、低速I/O設(shè)備之間相互連接的總線。其中系統(tǒng)總線構(gòu)成包括：數(shù)據(jù)總線、地址總線和控制總線。數(shù)據(jù)總線用來傳送數(shù)據(jù)，是雙向的；地址總線用來傳送主存與外設(shè)的地址信息，是單向的；控制總線用來指明數(shù)據(jù)傳送的方向（存儲器讀／寫、外設(shè)讀／寫）、中斷控制和定時(shí)控制等，控制總線中的每一根是單向的。3組成原理課件設(shè)計(jì)制作：徐龍琴二、總線的特性◆物理特性：指總線的物理連接方式，包括總線的根數(shù)、排列方式，總線插頭等。◆功能特性：描述總線中每一根線的功能◆電氣特性：定義每一根線上信號的傳遞方向及有效電平范圍?！魰r(shí)間特性：定義每一根線在什么時(shí)間有效。即信號的時(shí)序關(guān)系地址寬度數(shù)據(jù)總線寬度控制總線為了方便各個(gè)功能部件的連接，廣泛應(yīng)用的總線都實(shí)現(xiàn)了標(biāo)準(zhǔn)化4組成原理課件設(shè)計(jì)制作：徐龍琴三、總線的標(biāo)準(zhǔn)雖各廠家生產(chǎn)的相同功能部件在實(shí)現(xiàn)方法上不相同，但卻可以互換使用，其原因在于它們都遵守了相同的系統(tǒng)總線的要求，這就是系統(tǒng)總線的標(biāo)準(zhǔn)化問題。總線標(biāo)準(zhǔn)就是對總線信號組成、信號引腳含義、信號電平等作統(tǒng)一規(guī)定?！鬒SA：工業(yè)標(biāo)準(zhǔn)體系。16位，帶寬8MB/s，是最早出現(xiàn)的微機(jī)總線標(biāo)準(zhǔn)，應(yīng)用在IBM的AT機(jī)上?！鬍ISA：擴(kuò)展工業(yè)標(biāo)準(zhǔn)體系。32位，帶寬33．3MB/s，主要用于286微機(jī)，對ISA完全兼容。5組成原理課件設(shè)計(jì)制作：徐龍琴◆VESA：視頻電子標(biāo)準(zhǔn)協(xié)議。32位，帶寬132MB/s，是只適用于486的一種按局部總線標(biāo)準(zhǔn)設(shè)計(jì)的開放型總線?！鬚CI：外圍設(shè)備互聯(lián)。32/64位，32位的帶寬為132MB/s，64位的帶寬可達(dá)264MB/s，用于連接高速的I/O設(shè)備模塊，是目前最流行的總線。

◆衡量總線性能的重要指標(biāo)是總線帶寬：總線本身所能達(dá)到的最高傳輸速率，單位是兆字節(jié)每秒（MB/s）總線帶寬＝總線傳輸速率＝吞吐率（單位時(shí)間傳輸?shù)臄?shù)據(jù)量，每秒位（bps））總線帶寬＝傳輸?shù)臄?shù)據(jù)量÷需要的時(shí)間6組成原理課件設(shè)計(jì)制作：徐龍琴【例1】(1)某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MHz，則總線帶寬是多少?(2)如果一個(gè)總線周期中并行傳送64位數(shù)據(jù)，總線時(shí)鐘頻率升為66MHz，則總線帶寬是多少?解：(1)設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T=1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得:Dr=D/T=D×1/T=D×f=4B×33×1000000/s=132MB/s(2)64位=8BDr=D×f=8B×66×1000000/s=528MB/s此處：1MB＝106B7組成原理課件設(shè)計(jì)制作：徐龍琴§6.1.2總線的連接方式據(jù)總線的連接方式不同，可將總線結(jié)構(gòu)分為3種：單總線結(jié)構(gòu)、雙總線結(jié)構(gòu)和三總線結(jié)構(gòu)。1．單總線結(jié)構(gòu)：用一條系統(tǒng)總線來連接CPU、主存和

I/O設(shè)備，叫做單總線結(jié)構(gòu)。單總線（系統(tǒng)總線）

CPU

M

I/O接口外部設(shè)備1外部設(shè)備2

I/O接口…外部設(shè)備n

I/O接口…優(yōu)點(diǎn)：允許各部件直接交換信息；主存與外設(shè)采用統(tǒng)一編址，不需要專門的輸入輸出指令；系統(tǒng)簡單，容易擴(kuò)展成多CPU系統(tǒng)。缺點(diǎn)：可能導(dǎo)致設(shè)備的總線請求不能得到及時(shí)響應(yīng)，增加信息傳輸時(shí)間延遲?？偩€分時(shí)工作影響信息傳送的效率和吞吐量受限制。多為小型機(jī)和微型機(jī)采用。8組成原理課件設(shè)計(jì)制作：徐龍琴⒉雙總線結(jié)構(gòu)：系統(tǒng)內(nèi)增加了高速存儲總線（也稱CPU總線）

存儲總線專門負(fù)責(zé)CPU和主存之間的信息高速傳輸。從而減輕了系統(tǒng)總線的負(fù)擔(dān)。

雙總線結(jié)構(gòu)中內(nèi)存和外設(shè)采用獨(dú)立編址，有專門的I/O指令，故內(nèi)存與某外設(shè)可同時(shí)工作，提高了CPU的效率，同時(shí)又保持了單總線結(jié)構(gòu)系統(tǒng)簡單、易于擴(kuò)充的優(yōu)點(diǎn)。9組成原理課件設(shè)計(jì)制作：徐龍琴⒊三總線結(jié)構(gòu)：其系統(tǒng)內(nèi)有3條各自獨(dú)立的總線?？偩€數(shù)越多，系統(tǒng)的吞吐量越大①系統(tǒng)總線：是CPU,主存和通道(IOP)之間進(jìn)行信息傳輸?shù)墓猜?

通道實(shí)際上是一臺具有特殊功能的處理器，又稱為

IOP(I/O處理器),它分擔(dān)了一部分CPU的功能，以實(shí)現(xiàn)對外設(shè)的統(tǒng)一管理及外設(shè)與主存之間的數(shù)據(jù)傳送。②I/O總線:是多個(gè)外部設(shè)備與通道之間進(jìn)行數(shù)據(jù)傳送的公共通路③存儲總線:負(fù)責(zé)CPU和主存之間的信息傳輸10組成原理課件設(shè)計(jì)制作：徐龍琴⒈早期總線的內(nèi)部結(jié)構(gòu)：CPU是總線上的唯一主控者，總線信號是處理器芯片引腳信號的延伸，通用性較差。

§6.1.3

總線的內(nèi)部結(jié)構(gòu)CPU存儲器模塊輸入設(shè)備接口輸出設(shè)備接口數(shù)據(jù)線地址線控制線11組成原理課件設(shè)計(jì)制作：徐龍琴⒉當(dāng)代流行的總線內(nèi)部結(jié)構(gòu)：是一些標(biāo)準(zhǔn)總線，追求與結(jié)構(gòu)、CPU、

技術(shù)無關(guān)的開發(fā)標(biāo)準(zhǔn)，并滿足包括多個(gè)CPU在內(nèi)的主控者環(huán)境需求。CPU-CACHE模塊存儲器模塊I/O接口總線控制器數(shù)據(jù)傳送總線（數(shù)據(jù)線、地址線、控制線）仲裁總線（BR、BG）中斷和同步總線公用線（時(shí)鐘信號、電源/地線、…）12組成原理課件設(shè)計(jì)制作：徐龍琴§6.1.4總線結(jié)構(gòu)實(shí)例大多數(shù)計(jì)算機(jī)采用了分層次的多總線結(jié)構(gòu)。在這種結(jié)構(gòu)中，速度差異較大的設(shè)備模塊使用不同速度的總線，而速度相近的設(shè)備模塊使用同一類總線。這樣不僅解決了總線負(fù)載過重的問題，而且使總線設(shè)計(jì)簡單，并能充分發(fā)揮每類總線的效能。

pentium計(jì)算機(jī)主板的總線結(jié)構(gòu)框圖如下圖。它是一個(gè)三層次的多總線結(jié)構(gòu)：CPU總線、PCI總線和ISA總線。

CPU總線是一個(gè)64位數(shù)據(jù)線和32位地址線的同步總線?？偩€時(shí)鐘頻率為60MHz。

PCI總線是一個(gè)32（或64位）的同步總線，數(shù)據(jù)/地址線分時(shí)復(fù)用，采用集中式仲裁方式。總線時(shí)鐘頻率為33.3MHz，總線帶寬為132MB/s。用于連接高速的I/O設(shè)備模塊。

ISA總線與低速I/O設(shè)備連接。13組成原理課件設(shè)計(jì)制作：徐龍琴14組成原理課件設(shè)計(jì)制作：徐龍琴§6.2總線接口§6.2.1

信息傳送方式：計(jì)算機(jī)的信息傳送有3種方式：串行傳送、并行傳送和分時(shí)傳送。1、串行傳送:兩部件間只有一條傳輸線，常用來傳輸脈沖信號。串行傳送時(shí)，發(fā)送方部件須將被傳送的數(shù)據(jù)進(jìn)行拆卸（并一串轉(zhuǎn)換），而接收方部件則對數(shù)據(jù)進(jìn)行裝配（串一并轉(zhuǎn)換）。串行傳送速度慢，但成本低。發(fā)送方接收方00000101PC系列機(jī)上有兩個(gè)串行異步通信接口，鍵盤、鼠標(biāo)與主機(jī)間采用串行數(shù)據(jù)傳送15組成原理課件設(shè)計(jì)制作：徐龍琴2．并行傳送：并行傳送方式就是每次能并行傳送多位數(shù)據(jù)，為每位數(shù)據(jù)設(shè)置一條獨(dú)立的傳輸線，采用電位傳送，顯然并行傳送方式會比串行傳送方式快得多。

發(fā)送方接收方3．分時(shí)傳送:有兩種情況，一種是總線復(fù)用，即數(shù)據(jù)／地址信號分時(shí)傳送，一種不同部件分時(shí)占用總線。1010110016組成原理課件設(shè)計(jì)制作：徐龍琴§6.2總線接口§6.2.2

總線接口

由于輸入輸出設(shè)備和主機(jī)存在著很大的差異：它們的工作方式不同，傳輸速率不同，結(jié)構(gòu)方式不同，使用器件不同，因此各種輸入輸出設(shè)備

接口：即I/O設(shè)備適配器，具體指CPU和主存、外圍設(shè)備之間通

過總線進(jìn)行連接的邏輯部件。接口部件在它連接的兩個(gè)部件之間起著“轉(zhuǎn)換器”的作用，以便實(shí)現(xiàn)彼此之間的信息傳送必須要通過相應(yīng)的接口，實(shí)現(xiàn)彼此之間的信息傳送。17組成原理課件設(shè)計(jì)制作：徐龍琴標(biāo)準(zhǔn)I/O接口可能連接一個(gè)設(shè)備，也可能連接多個(gè)設(shè)備。I/O接口模塊分為：①串行數(shù)據(jù)接口②并行數(shù)據(jù)接口總線接口的功能：數(shù)據(jù)緩沖，轉(zhuǎn)換，裝配與拆卸的功能，對外設(shè)啟停的控制功能，傳送cpu與外設(shè)的信息

I/O接口模塊框圖

18組成原理課件設(shè)計(jì)制作：徐龍琴起始位——每個(gè)字符開始傳送的標(biāo)志，起始位采用邏輯0電平數(shù)據(jù)位——數(shù)據(jù)位緊跟著起始位傳送。由5～8個(gè)二進(jìn)制位組成，低位先傳送校驗(yàn)位——用于校驗(yàn)是否傳送正確；可選擇奇檢驗(yàn)、偶校驗(yàn)或不傳送校驗(yàn)位停止位——表示該字符傳送結(jié)束。停止位采用邏輯1電平，可選擇1位或2位起止式異步通信字符格式起始位校驗(yàn)位停止位空閑位數(shù)據(jù)位低位高位字符0/10/10/10/110111…空閑位——傳送字符之間的邏輯1電平，表示沒有進(jìn)行傳送19組成原理課件設(shè)計(jì)制作：徐龍琴數(shù)據(jù)傳輸速率數(shù)據(jù)傳輸速率＝比特率（BitRate）每秒傳輸?shù)亩M(jìn)制位數(shù)bps字符中每個(gè)二進(jìn)制位持續(xù)的時(shí)間長度都一樣，為數(shù)據(jù)傳輸速率的倒數(shù)進(jìn)行二進(jìn)制數(shù)碼傳輸，每位時(shí)間長度相等 比特率＝波特率（BaudRate）過去，限制在50bps到9600bps之間現(xiàn)在，可以達(dá)到115200bps或更高20組成原理課件設(shè)計(jì)制作：徐龍琴舉例【例2】

利用串行方式傳送字符，每秒鐘傳送的數(shù)據(jù)位數(shù)常稱為波特率。假設(shè)數(shù)據(jù)傳送速率是120個(gè)字符/秒，每一個(gè)字符格式規(guī)定包含10個(gè)數(shù)據(jù)位(起始位、停止位、8個(gè)數(shù)據(jù)位)，問傳送的波特?cái)?shù)是多少？每個(gè)數(shù)據(jù)位占用的時(shí)間是多少？【解】：波特率為：10位×120/秒=1200波特率每個(gè)數(shù)據(jù)位占用的時(shí)間Td是波特?cái)?shù)的倒數(shù)：

Td=1/1200=0.833×0.001s=0.833ms發(fā)送8位數(shù)據(jù)：59H＝01011001B，偶校驗(yàn)、兩個(gè)停止位21組成原理課件設(shè)計(jì)制作：徐龍琴§6.3總線的仲裁

為解決多個(gè)主設(shè)備同時(shí)競爭總線控制權(quán)的問題，必須具有總線仲裁部件，以某種方式選擇其中一個(gè)主設(shè)備作為總線的下一次主方。據(jù)總線仲裁電路的位置不同分為集中式仲裁和分布式仲裁兩類：分布式仲裁：每個(gè)模塊都有自己的仲裁號和仲裁器，比較各個(gè)主設(shè)備仲裁號決定，不需要中央仲裁器；集中式仲裁：每個(gè)功能模塊有兩條線（總線請求信號線BR、總線授權(quán)信號線BG）連接到中央仲裁器。常用的集中式仲裁有3種方式：鏈?zhǔn)讲樵兎绞健⒂?jì)數(shù)器定時(shí)查詢方式和獨(dú)立請求方式。22組成原理課件設(shè)計(jì)制作：徐龍琴①串行鏈?zhǔn)讲樵兎绞娇偩€控制部件設(shè)備接口0…BSBR設(shè)備接口1設(shè)備接口n…BG數(shù)據(jù)線地址線BS

-總線忙BR-總線請求BG-總線同意設(shè)備接口1優(yōu)點(diǎn)：線數(shù)少，容易擴(kuò)充缺點(diǎn)：優(yōu)先級由物理位置決定，對詢問鏈電路故障敏感。23組成原理課件設(shè)計(jì)制作：徐龍琴

0BS

-總線忙BR-總線請求總線控制部件數(shù)據(jù)線地址線設(shè)備接口0…BSBR設(shè)備接口1設(shè)備接口n設(shè)備地址②計(jì)數(shù)器定時(shí)查詢方式設(shè)備接口1計(jì)數(shù)器

1這種方式增加了設(shè)備地址線，但可以通過改變計(jì)數(shù)器的初值來靈活地改變優(yōu)先次序。24組成原理課件設(shè)計(jì)制作：徐龍琴排隊(duì)器排隊(duì)器③獨(dú)立請求方式總線控制部件數(shù)據(jù)線地址線設(shè)備接口0設(shè)備接口1設(shè)備接口n…BR0BG0BR1BG1BRnBGnBG-總線同意BR-總線請求優(yōu)點(diǎn)：響應(yīng)時(shí)間快，對優(yōu)先次序的控制靈活缺點(diǎn)：線數(shù)多。當(dāng)代總線標(biāo)準(zhǔn)普遍采用獨(dú)立請求方式25組成原理課件設(shè)計(jì)制作：徐龍琴§6.4總線的時(shí)序◆總線的定時(shí)同步定時(shí)：總線操作的各個(gè)過程由共用的總線時(shí)鐘信號控制適合速度相當(dāng)?shù)钠骷ミB總線，否則需要準(zhǔn)備好信號讓快速器件等待慢速器件微處理器控制的總線時(shí)序采用同步時(shí)序異步定時(shí)：總線操作需要握手聯(lián)絡(luò)（應(yīng)答）信號控制數(shù)據(jù)傳輸?shù)拈_始伴隨有啟動（選通或讀寫）信號數(shù)據(jù)傳輸?shù)慕Y(jié)束有一個(gè)確認(rèn)信號，進(jìn)行應(yīng)答不需要統(tǒng)一的公共時(shí)鐘信號，總線周期的長度可變。允許快速和慢速的功能模塊都能連接到同一總線上。26組成原理課件設(shè)計(jì)制作：徐龍琴同步式數(shù)據(jù)輸入T1總線傳輸周期T2T3T4

時(shí)鐘

地址

讀命令

數(shù)據(jù)27組成原理課件設(shè)計(jì)制作：徐龍琴讀數(shù)據(jù)傳送：數(shù)據(jù)由從設(shè)備到主設(shè)備寫數(shù)據(jù)傳送