電子行業(yè)深度報(bào)告：先進(jìn)封裝賦能AI計(jì)算國(guó)內(nèi)龍頭加速布局

請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分增持（維持）投資要點(diǎn)市場(chǎng)的發(fā)展，模型訓(xùn)練和推理應(yīng)用所需算力不斷提升；國(guó)內(nèi)新入局AI盡量滿足客戶80%的需求。先進(jìn)封裝發(fā)展前maty@證券分析師周高鼎行業(yè)走勢(shì) 相關(guān)研究存儲(chǔ)板塊成長(zhǎng)動(dòng)能充足》請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分1.先進(jìn)封裝的基本邏輯是增加觸點(diǎn)連接，解決摩爾上限 5 5 7 13 142.算力需求提升導(dǎo)致先進(jìn)封裝產(chǎn)能供不應(yīng)求 152.1.邏輯芯片為主要需求點(diǎn)，先進(jìn)封 15 17 21 21 23 24 26請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分 5 6 6 6 6 7 7 8 9 9 9 10 10 10 11 11 11 12 12 12 13 14 14 15 15 16 16 16 17 17 17 17 18 18 18 19 20 20 20 21 21 22請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分 22 22 23 24 25請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分1.先進(jìn)封裝的基本邏輯是增加觸點(diǎn)連接，解決摩爾上限1.1.納米制程因量子隧穿效應(yīng)及高成本低良率，提升困難圖1：臺(tái)積電芯片制程發(fā)明年份數(shù)據(jù)來源：公司官網(wǎng)，東吳證券研究所降、功耗增加。晶體管的工作原理是通過對(duì)柵極(Gate)施放電壓，控制溝道中的自由電或溝道的等效寬度。當(dāng)縮小溝道寬度至一定數(shù)值時(shí)，即使柵極兩端電壓為0請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖2：MOSFET晶體管橫截面圖數(shù)據(jù)來源：3DInCites，東吳證券研究所圖3：量子隧穿效應(yīng)示意圖數(shù)據(jù)來源：?jiǎn)袅▎袅?，東吳證券研究所圖4：各制程芯片設(shè)計(jì)成本預(yù)測(cè)數(shù)據(jù)來源：AIChips:WhatTheyAreandWhyTheyMatter，東吳證券研究所圖5：ASML歷年EUV光刻機(jī)單價(jià)EUVpricein€millions0數(shù)據(jù)來源：ASML官網(wǎng)，東吳證券研究所請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖6：將Chiplet緊密連接以替代整塊芯片的先進(jìn)封裝技術(shù)數(shù)據(jù)來源：SKhynixNEWSROOM，東吳證券研究所1.2.封裝技術(shù)的迭代規(guī)律提升本質(zhì)是提高連接效率孔插裝、表面貼裝方式，引腳密度小、傳輸距離長(zhǎng)、帶寬小、電阻大，傳輸效率低下。圖7：封裝技術(shù)發(fā)展歷程數(shù)據(jù)來源：各公司官網(wǎng)，東吳證券研究所制圖請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分觸點(diǎn)距離以增加觸點(diǎn)密度，以及縮小芯片與芯片、芯片與基板間的距離兩方面實(shí)現(xiàn)。先進(jìn)封裝技術(shù)主要有：重布線層技術(shù)(RDL)。芯片的I/O觸點(diǎn)通常間較為寬松的芯片中間，并使得接口處凸點(diǎn)面積更大、數(shù)量更多。當(dāng)下的RDL圖8：RDL技術(shù)示意圖數(shù)據(jù)來源：LamResearch，東吳證券研究所RDL技術(shù)使芯片在封裝后支持更多的引腳，以增加芯片的算力、芯片間的連接。該優(yōu)勢(shì)廣泛體現(xiàn)在晶圓級(jí)封裝(WaferLevelPackage)中。晶圓級(jí)封裝主要分為扇入型級(jí)封裝(Fan-inWLP)和扇出型晶圓級(jí)封裝(Fan-outWLP)，扇入型晶圓級(jí)封芯片原有區(qū)域增加了觸點(diǎn)，扇出型晶圓級(jí)封裝則使用環(huán)氧塑封材料適當(dāng)拓展芯片面積，請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖9：傳統(tǒng)封裝及晶圓級(jí)封裝數(shù)據(jù)來源：SEMICONDUCTORENGINEERING，東吳證券研究所圖10：扇入型及扇出型晶圓級(jí)封裝數(shù)據(jù)來源：Investigationonwaferwarpageevolutionandwaferasymmetricdeformationinfan-outwaferlevelpackagingprocesses，東吳證券研究所RDL技術(shù)能夠代替中介層，從而縮小連接距離，提升傳輸速率。該技術(shù)能夠在垂直堆疊封裝時(shí)直接連接芯片和基板，為封裝系統(tǒng)縮小減薄，提高集成度。臺(tái)積電的InFO(IntegratedFan-out)接方式被稱為TIV(Through-InFO-Via)。InFO首用于i圖11：InFO技術(shù)示意圖數(shù)據(jù)來源：EE|Times，東吳證券研究所請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分硅通孔技術(shù)(TSV)。為了縮小傳輸距離，人們使用堆疊芯片的方式進(jìn)行封裝。硅通圖12：TSV技術(shù)示意圖圖13：平面互連與垂直互連對(duì)比圖數(shù)據(jù)來源：SKhynixNEWSROOM，東吳證券研究所圖14：引線互連與TSV對(duì)比圖數(shù)據(jù)來源：SKhynixNEWSROOM，東吳證券研究所請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖15：臺(tái)積電CoWoS結(jié)構(gòu)示意圖數(shù)據(jù)來源：WikiChip,東吳證券研究所凸塊技術(shù)(bumping)。該技術(shù)使用凸點(diǎn)(凸塊技術(shù)主要分為球柵陣列焊球(Ball-Grid-ArraySolderBall,BGAball,直徑0.25-0.76mm)；倒裝凸點(diǎn)(Flip-ChipSolderBump,FCBump)，也被稱為可控塌陷芯片焊點(diǎn)(ControlledCallapseChipConnectionsolderj(ThermalCompressiveBonding)熔化焊球并使之冷卻融合，并填入底部填充劑提高芯片機(jī)圖16：各鍵合技術(shù)的觸點(diǎn)密度圖17：熱壓鍵合技術(shù)流程示意圖混合鍵合技術(shù)(HybridBonding)能夠解決接點(diǎn)間距(Pitch)縮小時(shí)出現(xiàn)的問題，進(jìn)一請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分易碰觸在一起，導(dǎo)致芯片失效?；旌湘I合技術(shù)通過將芯片或晶圓平面上拋光后凹陷的圖18：混合鍵合技術(shù)流程示意圖圖19：Wafer-to-WaferHybridBonding技術(shù)示意圖數(shù)據(jù)來源：臺(tái)積電官網(wǎng)，東吳證券研究所圖20：各凸點(diǎn)技術(shù)信號(hào)傳輸流失程度與頻率的關(guān)系數(shù)據(jù)來源：SEMICONDUCTORENGINEERING，東吳證券研究所的X-Cube技術(shù)、英特爾的FoverosD請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖21：代表廠商混合鍵合技術(shù)應(yīng)用及性能提升數(shù)據(jù)來源：公司官網(wǎng)，OCP，WikiChipFuse，東吳證券研究所制圖1.2.1.技術(shù)難點(diǎn)主要在于精度不足愈發(fā)復(fù)雜，垂直堆疊封裝使得芯片集成度提高，如果無法在封裝期間及時(shí)檢測(cè)出缺陷，請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖22：封裝失效分析的挑戰(zhàn)數(shù)據(jù)來源：無錫靈恩機(jī)電設(shè)備有限公司，東吳證券研究所1.2.2.升級(jí)邏輯為增加連接效率、降低制造成本圖23：玻璃封裝基板的優(yōu)勢(shì)數(shù)據(jù)來源：Intel，東吳證券研究所請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分較低的材料及工藝以緩解成本壓力。降低封裝成本的代表技術(shù)有英特爾的EMIB（嵌入圖24：EMIB技術(shù)示意圖數(shù)據(jù)來源：英特爾官網(wǎng)，東吳證券研究所圖25：采用臺(tái)積電LSI技術(shù)的AppleM1Ultra芯片數(shù)據(jù)來源：TechInsights，東吳證券研究所2.算力需求提升導(dǎo)致先進(jìn)封裝產(chǎn)能供不應(yīng)求任務(wù)數(shù)量。先進(jìn)封裝主要通過兩方面提升邏輯芯片的算力。芯片采用硅中介層(SiliconInterposer)和硅橋(SiliconBridge)技術(shù)連接兩塊AppleM1Max芯請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖26：AppleM1Ultra帶寬與16核CPU性能對(duì)比圖數(shù)據(jù)來源：Apple官網(wǎng)，東吳證券研究所圖27：AppleM1Ultra帶寬與16核CPU功耗對(duì)比圖數(shù)據(jù)來源：Apple官網(wǎng)，東吳證券研究所63.7%。先進(jìn)封裝通過縮短處理器和存儲(chǔ)器間的連接距離、提升連接效率，能夠增加連圖28：馮·諾伊曼架構(gòu)示意圖請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖29：HBM和GDDR5對(duì)比示意圖數(shù)據(jù)來源：AMD官網(wǎng)，東吳證券研究所圖30：HBM和GDDR5性能對(duì)比數(shù)據(jù)來源：AMD官網(wǎng)，東吳證券研究所2.2.算力供不應(yīng)求，拉動(dòng)先進(jìn)封裝需求增長(zhǎng)AI大語言模型對(duì)算力的需求呈指數(shù)級(jí)增長(zhǎng)。全球AI大預(yù)言模型主要采用根據(jù)輸入端文本及文本語料庫(kù)預(yù)測(cè)出下文文本，具有能夠并行運(yùn)算、關(guān)注上下文信息、圖31：Transformer原始模型結(jié)構(gòu)數(shù)據(jù)來源：Attentionisallyouneed,東吳證券研究所圖32：參數(shù)量對(duì)語言模型(LM)的性能有積極影響數(shù)據(jù)來源：LanguageModelsareFew-ShotLearners,東吳證券研究所根據(jù)OpenAI發(fā)表的論文LanguageModelsareFew-ShotLearners，參數(shù)量對(duì)語言模請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分模型數(shù)據(jù)集前兩名分別是Pipermonorepo(Google)和GPT-4(OpenAI)，規(guī)模為86TB和圖33：部分大語言模型參數(shù)量數(shù)據(jù)來源：LifeArchitect，東吳證券研究所圖34：部分大語言模型數(shù)據(jù)集規(guī)模及來源數(shù)據(jù)來源：LifeArchitect,東吳證券研究所圖35：2023年數(shù)據(jù)集規(guī)模排名數(shù)據(jù)來源：LifeArchitect,東吳證券研究所請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分大語言模型的前期訓(xùn)練和后期推理應(yīng)用所需算力與參數(shù)量及數(shù)據(jù)集規(guī)模成正相關(guān)圖36：訓(xùn)練各Transformer架構(gòu)的模型所需算力增速遠(yuǎn)超摩爾定律數(shù)據(jù)來源：UCBerkeleyRISELab,東吳證券研究所國(guó)內(nèi)AI模型不斷涌現(xiàn)，智能算力需求持續(xù)提升，短期內(nèi)AI算力仍舊供不情況下，城市/地區(qū)對(duì)智算中心的投資可帶動(dòng)人工智能核心產(chǎn)業(yè)增長(zhǎng)約2.9-3.4廣闊。目前，提高芯片算力高度依賴CoWoS、HBM等先進(jìn)封裝技術(shù)。根據(jù)請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分流半導(dǎo)體封裝設(shè)備劃片機(jī)、貼片機(jī)、引線鍵合機(jī)國(guó)產(chǎn)化率均不足圖37：2023年國(guó)內(nèi)AIGC算力產(chǎn)業(yè)全景圖數(shù)據(jù)來源：量子位智庫(kù)《AIGC算力全景與趨勢(shì)報(bào)告》，東吳證券研究所圖38：中國(guó)智能算力發(fā)展情況及預(yù)測(cè)數(shù)據(jù)來源：量子位智庫(kù)《AIGC算力全景與趨勢(shì)報(bào)圖39：2023年英偉達(dá)H100主要客戶購(gòu)買量估測(cè)數(shù)據(jù)來源：OmdiaResearch,東吳證券研究所請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖40：先進(jìn)封裝市場(chǎng)份額數(shù)據(jù)來源：TheInsightPartners，東吳證券研究所圖41：主流封裝設(shè)備國(guó)產(chǎn)化率及預(yù)測(cè)201720212025E數(shù)據(jù)來源：MIRDATABANK，東吳證券研究所制圖3.1.技術(shù)及訂單承接方面晶圓廠具有較強(qiáng)優(yōu)勢(shì)請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖42：2019-2029先進(jìn)封裝觸點(diǎn)間距預(yù)測(cè)數(shù)據(jù)來源：Yole，東吳證券研究所圖43：臺(tái)積電3DFabric及前段后段封裝技術(shù)數(shù)據(jù)來源：EE|Times，東吳證券研究所圖44：英特爾、三星、臺(tái)積電先進(jìn)封裝技術(shù)布局?jǐn)?shù)據(jù)來源：Yole，東吳證券研究所與上游晶圓廠的合作緊密程度成為先進(jìn)封裝行業(yè)除技術(shù)之外的壁壘之一。英特爾、請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分圖45：IDM及Foundry廠商進(jìn)入先進(jìn)封裝環(huán)節(jié)數(shù)據(jù)來源：Yole:StatusoftheAdvancedPackaging2023,東吳證券研究所3.2.海外廠商積極擴(kuò)產(chǎn)，擴(kuò)產(chǎn)周期約2-3年請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分表1：海外先進(jìn)封裝廠商龍頭擴(kuò)產(chǎn)規(guī)劃2023年計(jì)劃在韓國(guó)天安廠區(qū)建立一條HBM所需的新封裝線，用數(shù)據(jù)來源：各公司官網(wǎng)及公告，東吳證券研究所整理請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分請(qǐng)務(wù)必閱讀正文之后的免責(zé)聲明部分表2：國(guó)內(nèi)先進(jìn)封裝廠商主要產(chǎn)