《數(shù)字電子技術基礎 第4版》 課件 第 5、6 章 時序邏輯電路、半導體存儲器和可編程邏輯器件（第4版）

●多媒體教學手段●理解概念、掌握方法、提升技能●充分發(fā)揮想象力《數(shù)字電子技術基礎》教學課件配合王振宇主編《數(shù)字電子技術基礎(第4版)》10010100100001001010010FoundationofDigitalElectronicTechnology12

第5章時序邏輯電路5.1時序邏輯電路概述5.2時序邏輯電路的分析方法5.3時序邏輯電路的設計5.4MSI時序邏輯器件的應用5.1概述

時序邏輯電路任一時刻的輸出狀態(tài)不僅取決于此刻電路的輸入信號，而且還與電路先前的輸出狀態(tài)有關。圖5-1時序邏輯電路的結構框圖特點：

（1）時序電路用組合電路和存儲電路（即鎖存器、觸發(fā)器）組成；

（2）時序電路中存在著反饋，時序電路的輸出狀態(tài)由輸入信號和原先的輸出狀態(tài)共同決定。35.2時序邏輯電路的分析方法

5.2.1分析時序邏輯電路的大致步驟分析步驟如下：

（1）寫時鐘方程、驅動方程及輸出方程；

（2）求電路的狀態(tài)方程。

（3）列出狀態(tài)轉換表，并檢查自啟動，畫狀態(tài)轉換圖或時序圖。

（4）表述邏輯功能。4

5.2.2寄存器和移位寄存器

1.寄存器概述

2.寄存器分析（CT74LS175）（1）寄存器的功能暫存數(shù)碼的邏輯部件被稱為寄存器。

（2）寄存器的構成門控D鎖存器、邊沿D觸發(fā)器都可以構成寄存器。

（3）移位寄存器移位寄存器除具有寄存數(shù)碼的功能外，還具備移位的功能。圖5-2CT74LS1754位TTL集成寄存器表5-1CT74LS175功能表53.移位寄存器分析

（1）單向移位寄存器CC4015

功能：

1）異步清零

只要CR＝1，則4個D觸發(fā)器全部清零。

2）右移工作狀態(tài)當CR＝0時，在時鐘脈沖CP的作用下，寄存器處于“右移”工作狀態(tài)。

3）保持當CR＝0時，CP處于下降沿或者CP＝1或者CP＝0，移位寄存器保持原態(tài)不變。6圖5-3CC4015CMOS單向移位寄存器表5-2（1/2）CC4015狀態(tài)轉換（移位）表表5-3（1/2）CC4015的功能表

7（2）雙向移位寄存器（CT74LS194）82）將驅動方程代入D觸發(fā)器的特性方程，得到狀態(tài)方程1）寫出該移位寄存器的時鐘方程、驅動方程如下CP0＝CP1＝CP2＝CP3＝CP；

（CP↑）

（CP↑）

（CP↑）

（CP↑）93）列功能表

表5-4CT74LS194雙向移位寄存器的功能表105.2.3計數(shù)器

1.計數(shù)器概述

（1）計數(shù)器的功能

功能是累計時鐘脈沖CP的個數(shù)。

（2）計數(shù)器構成及其表示計數(shù)值之法

由記憶元件鎖存器、觸發(fā)器并附加必要門電路。（3）計數(shù)器分類同步計數(shù)器和異步計數(shù)器；加法（遞增）計數(shù)器和減法（遞減）計數(shù)器；按照計數(shù)進位制的不同，計數(shù)器還分為二進制計數(shù)器、十進制計數(shù)器、任意進制計數(shù)器。112.同步計數(shù)器的分析

（1）同步二進制加法計數(shù)器圖5-6同步二進制加法計數(shù)器的邏輯電路1）時鐘方程CP0＝CP1＝CP2＝CP3＝CP；驅動方程輸出方程

2）狀態(tài)方程124）分析結果Q0、Q1、Q2和Q3端輸出脈沖的頻率依次為f0、

f0、f0和f0。計數(shù)器的此功能稱為分頻功能，所以稱為模2n計數(shù)器，最后一級觸發(fā)器輸出信號頻率降為CP頻率的1/2n。表5-5同步4位二進制加法計數(shù)器的狀態(tài)轉換表

13

圖5-84位同步二進制加法計數(shù)器的時序圖圖5-7同步4位二進制加法計數(shù)器狀態(tài)轉換圖14（2）同步十進制加法計數(shù)器

1）用觸發(fā)器和門電路構成圖5-9同步十進制加法計數(shù)器邏輯電路圖①根據(jù)邏輯電路寫出

時鐘方程CP0＝CP1＝CP2＝CP3＝CP（同步）；

驅動方程T0＝1，輸出方程15

②求出電路的狀態(tài)方程電路的狀態(tài)方程為

③列出狀態(tài)轉換表（CP↓）（CP↓）（CP↓）（CP↓）16表5-6同步十進制加法計數(shù)器的狀態(tài)轉換表

用n個觸發(fā)器有2n個狀態(tài)，使用的狀態(tài)稱為有效狀態(tài)，未使用的狀態(tài)稱為無效狀態(tài)。有效循環(huán)，無效循環(huán)。

進入無效狀態(tài)后，在CP作用下能返回有效狀態(tài)為能自啟動的電路，否則不能自啟動。17圖5-11同步十進制加法計數(shù)器的時序圖圖5-10同步十進制加法計數(shù)器的狀態(tài)轉換圖182）MSI同步十進制加法計數(shù)器CT74LS160圖5-12CT74LS160MSI同步十進制加法計數(shù)器19表5-7CT74LS160MSI同步十進制加法計數(shù)器的功能表

20例5-1

分析圖5-13a所示的計數(shù)器電路，列狀態(tài)轉換表，畫狀態(tài)轉換圖，并說明邏輯功能。解：（1）列寫出時鐘方程驅動方程：（2）狀態(tài)方程如下：CP0＝CP1＝CP2＝CP3＝CP（同步）；T0＝1

21（3）畫出狀態(tài)圖表5-8例5-1同步十進制減法計數(shù)器的狀態(tài)轉換表（4）功能：是一種同步十進制減法計數(shù)器。具有自啟動能力。22表5-9CT74LSl90MSI同步十進制加/減法可逆計數(shù)器功能表233.異步計數(shù)器的分析

（1）異步二進制計數(shù)器圖5-15異步二進制計數(shù)器的邏輯電路圖1）列寫時鐘方程

CP0＝CP，，（異步）

驅動方程T0＝1，T1＝1，T2＝1；2）寫出狀態(tài)方程24（CP↓）（↓）

（↓）

狀態(tài)方程3）列出狀態(tài)轉換表表5-10異步二進制計數(shù)器狀態(tài)轉換表4）畫出計數(shù)器的時序圖25（2）異步十進制計數(shù)器

1）用觸發(fā)器和門電路構成異步十進制計數(shù)器圖5-17異步十進制計數(shù)器邏輯電路時鐘方程①驅動方程J0＝K0＝1，，K1＝1，J2＝K2＝1，，K3＝126③列出狀態(tài)轉換表表5-11異步十進制加法計數(shù)器狀態(tài)轉換表

④說明分析結果27圖5-18異步十進制計數(shù)器的時序圖282）MSI異步二-五-十進制計數(shù)器CT74LS290若以為計數(shù)輸入端、Q0為輸出端，就得到1位二進制計數(shù)器；若以為輸入端、Q3Q2Q1為輸出端，便得五進制計數(shù)器。若將與Q0相連，同時以為輸入端，則構成8421BCD碼十進制計數(shù)器；若將Q3與相連，計數(shù)脈沖從輸入，則構成5421BCD碼十進制計數(shù)器。表5-12CT74LS290的兩種計數(shù)狀態(tài)表

29功能：

①異步置0當·＝1且＝＝0時，不需要CP配合，使所有觸發(fā)器全部清零。

②異步置9當＝＝1且·＝0時，不需要CP配合，使Q3Q2Q1Q0置為1001。

③計數(shù)當·＝0且＝＝0，在或下降沿作用下，呈現(xiàn)計數(shù)狀態(tài)。圖5-19CT74LS290異步二-五-十進制計數(shù)器30圖5-19CT74LS290異步二-五-十進制計數(shù)器314.移位寄存型計數(shù)器

（1）基本環(huán)形計數(shù)器

初始狀態(tài)為Q3Q2Q1Q0＝0001（通過各個D觸發(fā)器的直接置0端d、直接置1端d置入。

圖5-204位環(huán)形計數(shù)器的邏輯電路32圖5-22能自啟動的4位環(huán)形計數(shù)器33圖5-214位環(huán)形計數(shù)器的狀態(tài)轉換圖

a）有效循環(huán)b）c）d）e）f）無效循環(huán)34（2）扭環(huán)形計數(shù)器

又稱之為約翰遜計數(shù)器（JohnsonCounter）。圖5-23扭環(huán)形計數(shù)器邏輯電路狀態(tài)增加一倍，但也不能自啟動。35圖5-25

具有自啟動能力的扭環(huán)形計數(shù)器36*5.順序脈沖發(fā)生器圖5-26用基本環(huán)形計數(shù)器構成的順序脈沖發(fā)生器37圖5-27用計數(shù)器和譯碼器組成的順序脈沖發(fā)生器38例5-2序列數(shù)字信號發(fā)生器產(chǎn)生一個8位序列信號00010111（順序為從左至右依次產(chǎn)生），則用一個改接的8進制計數(shù)器和一個8選1數(shù)據(jù)選擇器CT74LS151組成，試分析其工作原理。圖5-28用計數(shù)器和數(shù)據(jù)選擇器構成序列數(shù)字信號發(fā)生器39表5-13圖5-28所示電路的狀態(tài)轉換表

405.3時序邏輯電路設計

5.3.13種設計方法

（1）經(jīng)典設計法要求采用盡可能少的、標準的SSI觸發(fā)器和門電路。

（2）MSI芯片改接法采用標準的MSI寄存器或計數(shù)器芯片，配以觸發(fā)器和門電路。

（3）LSI芯片設計法采用FPGA和CPLD進行設計。

415.3.2

一般同步時序邏輯電路的設計方法

1.設計同步時序電路的大致步驟

（1）建立原始狀態(tài)圖或狀態(tài)轉換表

（2）狀態(tài)化簡

（3）狀態(tài)分配

2n-1＜N≤2n

（4）選定觸發(fā)器，求出輸出和驅動方程

（5）檢查自啟動能力

（6）畫出邏輯圖422.設計舉例

例5-3

用CMOS雙邊沿JK觸發(fā)器74LVC112A設計一個同步模6遞增計數(shù)器。

解：（1）畫狀態(tài)轉換圖

表5-14例5-3的狀態(tài)轉換表圖5-30例5-3經(jīng)狀態(tài)編碼后的狀態(tài)轉換圖（2）狀態(tài)分配圖5-29例5-3的原始狀態(tài)圖43（3）求輸出方程和次態(tài)方程驅動方程44（4）檢查電路能否自啟動將無效狀態(tài)110和111分別代入狀態(tài)方程及輸出方程進行邏輯運算，可得次態(tài)依次為111和000，具有自啟動能力。（5）畫出計數(shù)器電路圖45例5-4試用邊沿JK觸發(fā)器設計一個能實現(xiàn)圖5-33狀態(tài)轉換圖的時序電路。圖5-33例5-4的狀態(tài)轉換圖46解：（1）畫次態(tài)卡諾圖圖5-34例5-4的次態(tài)卡諾圖47

將狀態(tài)方程與比較，求驅動方程如下：

（2）檢查自啟動能力分別把010和101代入狀態(tài)方程，次態(tài)為101和010，不能自啟動。4849改圈后的計數(shù)器邏輯電路圖例5-5試設計一個1111序列檢測器，用來檢測串行二進制數(shù)碼序列，當連續(xù)輸入4個或4個以上的1時，檢測器輸出為1，否則輸出為0。

解：（1）建立原始狀態(tài)圖和原始狀態(tài)表

S0──沒有輸入1以前的狀態(tài)；

S1──輸入1個1以后的狀態(tài)；

S2──連續(xù)輸入兩個1以后的狀態(tài)；

S3──連續(xù)輸入3個1以后的狀態(tài)；

S4──連續(xù)輸入4個或4個以上1以后的狀態(tài)。（2）狀態(tài)化簡

50圖5-39S0、S1、S2、S3、S4的狀態(tài)轉換情況（3）狀態(tài)分配

51表5-17例5-5經(jīng)狀態(tài)分配后的狀態(tài)轉換表

52（4）選觸發(fā)器類型，求輸出方程和驅動方程

其驅動方程為53（5）畫邏輯電路圖

54例5-7試用主從JK觸發(fā)器設計一個時序電路，要求該電路的輸出Z與CP之間的關系滿足如圖5-44a所示的波形圖。設輸入信號uI的頻率fI＝4.5kHz，試問輸出信號uO的頻率fO＝？圖5-4355565.4MSI時序邏輯器件的應用

5.4.1MSI計數(shù)器芯片應用

1.CT74LS290集成計數(shù)器

（1）反饋歸零法（復位法）

反饋歸零法的步驟是：

①按照計數(shù)器的碼制寫出模M的二進制代碼；

②求出反饋復位邏輯Rd的表達式Rd＝，式中代表模M狀態(tài)時輸出為1的各個觸發(fā)器Q端之連乘積；

③畫出計數(shù)器芯片的外部電路連線圖。57例5-9用一個CT74LS290芯片構成模7計數(shù)器。

解：方法1CT74LS290構成8421碼十進制計數(shù)器

方法25421碼計數(shù)狀態(tài)設計。5-46用CT74LS290接成模7計數(shù)器的外部接線圖

a）采用8421碼計數(shù)狀態(tài)b）采用5421碼計數(shù)狀態(tài)

58表5-19例5-9解法1的狀態(tài)轉換表例5-10試用CT74LS290構成模24計數(shù)器。59（2）級連法所謂級連法是將兩個以上的計數(shù)器芯片串接起來，從而獲得任意進制計數(shù)器，即把一個N1進制計數(shù)器和一個N2進制計數(shù)器級連起來，構成N＝N1N2計數(shù)器。例5-11用級連法將兩片CT74LS290連接成模12計數(shù)器。60表5-20例5-11用級連法構成模12計數(shù)器的狀態(tài)轉換表612.CT74LS160MSI計數(shù)器芯片的應用例5-12分析圖5-49a、b所示兩個電路的邏輯功能。解：62例5-13試用同步十進制計數(shù)器CT74LS160，且用整體反饋歸零法構成模12計數(shù)器。

解：

圖5-51例5-13采用異步清零功能的連線圖63例5-14分析圖5-53所示計數(shù)電路的邏輯功能。

解：圖5-53例5-14所要分析的電路表5-21例5-14的狀態(tài)轉換表64*例5-15列出圖5-54所示計數(shù)電路的狀態(tài)轉換表，并指出其邏輯功能。

解：

圖5-54例5-15要求分析的電路表5-22例5-15的狀態(tài)轉換表65例5-16分析圖5-55所示電路的邏輯功能，分別列出X＝1和X＝0時的狀態(tài)轉換表。

解：

圖5-55例5-16要求分析的電路表5-23例5-16的狀態(tài)轉換表及輸出信號表

665.4.2MSI寄存器芯片的應用

例5-17試說明圖5-56a、b所示兩個電路的邏輯功能。

解：（1）

表5-24圖5-56a所示電路的狀態(tài)轉換表圖5-56例5-17要求分析的電路表5-24圖5-56b所示電路的狀態(tài)轉換表67例5-18分析圖5-57所示電路，列出它的狀態(tài)轉換表，并指出其邏輯功能。

解：

圖5-57例5-18要求分析的電路表5-26例5-18所示電路的狀態(tài)轉換表

68例5-19已知脈沖分配器的兩種輸出波形分別如圖5-58a、b所示，試用MSI同步4位二進制加法計數(shù)器CT74LS161和3線-8線譯碼器CT74LS138設計脈沖分配器，并畫邏輯電路圖。解：（1）

0000→0001→0010→0011→0100→0101→0110→0111→1000過渡狀態(tài)

圖5-58例5-19要求實現(xiàn)的輸出波形69圖5-59例5-19電路的連線圖

70THEEND71●多媒體教學手段●理解概念、掌握方法、提升技能●充分發(fā)揮想象力《數(shù)字電子技術基礎》教學課件10010100100001001010010FoundationofDigitalElectronicTechnology7273

第6章半導體存儲器和可編程邏輯器件6.1半導體存儲器6.2隨機存取存儲器（RAM）6.3只讀存儲器（ROM）6.4存儲器容量的擴展6.5可編程邏輯器件（PLD）6.1半導體存儲器

6.1.1半導體存儲器的特點

集成度高、體積小、存儲密度大、可靠性高、價格低、外圍電路簡單和易批量生產(chǎn)。6.1.2半導體存儲器的分類

1.按照制造工藝分為雙極型存儲器和MOS存儲器

雙極型存儲器具有速度快、功耗大、價格高的特點，主要用于高速應用場合；而MOS存儲器具有集成度高、功耗小、價格低的特點，主要用于大容量存儲系統(tǒng)。

2.按照存取功能分為ROM和RAM

ROM在正常工作時，只能從中讀取數(shù)據(jù)，而不能寫入數(shù)據(jù)，故屬于數(shù)據(jù)非易失存儲器。分為掩模式ROM、可編程ROM、可擦除可編程ROM等幾種類型。

RAM在正常工作時可以隨時向存儲單元寫入數(shù)據(jù)，或者從存儲單元中讀出數(shù)據(jù)。RAM分成靜態(tài)隨機存儲器SRAM和動態(tài)隨機存儲器DRAM。

3.按數(shù)據(jù)輸入/輸出方式分為串行和并行存儲器

并行存儲器中數(shù)據(jù)輸入/輸出采用并行方式，串行存儲器中數(shù)據(jù)輸入或輸出采用串行方式。6.1.3半導體存儲器的主要技術指標

1.存儲容量

該指標是指半導體存儲器能夠存儲二進制數(shù)據(jù)的多少。

2.存取時間

存儲器連續(xù)兩次讀出（或寫入）操作所需的最短時間間隔稱為讀（或者寫）周期。6.2

隨機存取存儲器（RAM）

6.2.1RAM的結構

1.存儲矩陣

一個RAM中有許多個結構相同的存儲單元，因這些存儲單元排列成矩陣形式，故稱為存儲矩陣。

2.地址譯碼器

有字譯碼器和矩陣譯碼器兩種。在大容量存儲器中，通常采用矩陣譯碼器，分行地址和列地址譯碼器兩部分。圖6-1RAM的電路結構例6-1圖6-2為1024×1RAM的結構示意圖。試說明該RAM的容量及其尋址過程。解：該RAM的二進制地址范圍為A9A8A7A6A5A4A3A2A1A0＝0000000000~1111111111，行地址A4~A0經(jīng)過行地址譯碼器使某一根行線Xi為1，列地址A9～A5經(jīng)列地址譯碼器使某一根列線Yj為1。圖6-21K×1RAM結構示意圖3.片選和讀/寫控制電路

若在RAM的端加低電平，則該RAM就被選中，可以讀/寫操作，否則該RAM不工作，相當于與存儲系統(tǒng)隔離。RAM被選中后，是讀是寫，由讀/寫R/來控制。圖6-3一種RAM的片選和讀/寫控制電路6.2.2RAM的存儲單元

1.靜態(tài)存儲器（SRAM）的存儲單元圖6-46管CMOS存儲單元的電路圖2.動態(tài)存儲器（DRAM）的存儲單元

以上介紹的6管CMOSSRAM缺點：①不管存儲的是1還是0，總有一個管子導通，需要消耗一定的功率；②每個存儲單元需要6個MOS管，不利于提高存儲器的集成度。圖6-54管動態(tài)存儲單元電路圖（1）電路結構（2）工作過程

例6-2試分析圖6-5所示4管動態(tài)存儲單元的讀/寫操作過程。

解：（1）當讀操作開始時，先在V5、V6管柵極上加預充電脈沖，使V5、V6管導通，位線B和與電源＋VDD接通，＋VDD將位線分布電容CB和C充電至高電平。當預充電脈沖消失后，位線上的高電平將在短時內得以保持。

當位線處于高電平期間，如果地址譯碼器輸出Xi和Yj

同時為1，則門控管V3、V4、V7、V8均導通，此時內部所存數(shù)據(jù)被讀出。例如，設存儲單元為0狀態(tài)，即V1管導通、V2管截止，位線電容CB將通過V3、V1管放電，使位線B

變?yōu)榈碗娖健Ｍ瑫r因V2管截止，故位線仍保持高電平。這樣就把存儲單元的0狀態(tài)讀到B和上。由于此時V7、V8管也導通，所以位線B和的數(shù)據(jù)上了數(shù)據(jù)線D和。

（2）當進行寫操作時，給定的地址經(jīng)過譯碼，Xi、Yj同時為高電平，使V3、V4、V7、V8管導通。輸入數(shù)據(jù)從器件的I/O端通過讀/寫控制電路加到D、端，然后通過V7、V8傳輸?shù)轿痪€B和上，再經(jīng)過V3、V4管將數(shù)據(jù)寫入C1或C2。例如，設寫入數(shù)據(jù)為0，即D＝0，＝1，當Yj

＝1時，V7、V8管導通，則位線B＝0、＝1。此時若Xi＝1，則V3、V4管導通，位線的高電平經(jīng)V4管向C1充電，V1管導通，然后C2通過導通的V1管放電，使V2管截止，因此向存儲單元存入0。存入1的過程與存0的過程類似。

DRAM的型號較多，常用的有256K×1位的μPD41256，該芯片的存儲容量為218。

單管存儲單元在提高集成度上有優(yōu)勢，成為大容量DRAM的首選存儲單元。

當寫入1時，字線Xi給出高電平，V管導通，將位線上的數(shù)據(jù)存入CS中；讀出1時，字線Xi為高電平，V管導通，CS經(jīng)過V管向CB充電。

由于存儲器位線上連接的存儲單元數(shù)目很多，使CB遠大于CS，所以位線上讀出的電壓信號幅度很小，且讀出操作過后，因為電荷的損失，所以CS上的電壓很低。在DRAM中設有靈敏再生放大器，一方面將讀出信號放大，另一方面在每次讀出后，及時對讀出單元進行刷新操作。圖6-6單管NMOS存儲單元6.3只讀存儲器（ROM）

分掩模式ROM、可編程ROM（PROM）和可擦除可編程ROM（EPROM）。根據(jù)數(shù)據(jù)擦除、寫入方式，又分為紫外線可擦除可編程ROM（UVEPROM）、電可擦除可編程ROM（E2PROM）和快閃存儲器（FlashMemory）等3種。

6.3.1ROM的結構圖6-7ROM的結構框圖

輸出緩沖器的作用：一是提高存儲器的帶負載能力；二是將輸出信號電平調整為標準的邏輯電平值；三是實現(xiàn)對輸出信號三態(tài)控制，便于ROM與數(shù)字系統(tǒng)數(shù)據(jù)傳輸總線連接。6.3.2掩模式只讀存儲器（固定ROM）

1.二極管ROM

圖6-8二極管ROM的電路結構表6-1圖6-8ROM的數(shù)據(jù)表2.MOS管ROM圖6-9MOS管存儲矩陣的電路結構圖6.3.3可編程只讀存儲器（PROM）

1.熔絲型PROM存儲單元圖6-10熔絲型PROM存儲單元的原理電路2.熔絲型PROM編程舉例圖6-1116×8的PROM結構原理圖6.3.4可擦除可編程只讀存儲器（EPROM）

*1.紫外線可擦除可編程ROM（UVEPROM）

（1）FAMOS管圖6-12FAMOS管（2）FAMOS管存儲單元

（3）SIMOS管存儲單元圖6-14SIMOS管圖6-15SIMOS管存儲單元2.E2PROM

（1）Flotox管原理簡介

（2）E2PROM存儲單元

圖6-17E2PROM的存儲單元圖6-16Flotox管3.快閃式存儲器

（1）疊柵MOS管簡介

（2）快閃式存儲器的存儲單元圖6-18快閃式存儲器中的疊柵MOS管圖6-19快閃式存儲器中的存儲單元6.4存儲器容量的擴展

1.位擴展方式

例6-3試用多片1024×1位的RAM擴展成一個1024×8位的RAM存儲系統(tǒng)。

解：

8片1024×1位的RAM芯片的所有地址線、讀寫控制線R/、片選信號端分別并聯(lián)，作為擴展后存儲系統(tǒng)的地址線、讀寫控制線R/、片選信號，擴展后存儲系統(tǒng)的容量為1024×8位。圖6-208片1024×1RAM構成一個1024×8RAM2.字擴展方式

例6-4試用4片256×8位的RAM芯片擴展成一個1024×8位的RAM存儲系統(tǒng)。

解：將每片256×8位RAM的地址線A0~A7并聯(lián)，作為擴展后存儲器的低8位地址線，譯碼器（1/2）CT74LS139的輸入A0、A1分別作為擴展后存儲器的高兩位地址線A8和A9，4片256×8RAM的8位I/O端分別并聯(lián)，作為擴展后存儲系統(tǒng)的I/O端。圖6-21用4片256×8的RAM構成1024×8的RAM存儲系統(tǒng)表6-2例6-4中每片256×8RAM的地址分配情況6.5可編程邏輯器件（PLD）

6.5.1PLD概述

1.數(shù)字集成電路分類

從功能上分成通用型和專用型兩大類。

2.可編程邏輯器件PLD

PLD是一種通用型邏輯器件，不但邏輯功能由用戶自行編程確定，而且其集成度很高。

3.PLD芯片分類

PLD芯片常見的有以下幾種：

（1）按集成邏輯門密度分類按集成邏輯門的密度，PLD可分為低密度可編程邏輯器件（LDPLD）和高密度可編程邏輯器件（HDPLD）兩大類。

（2）按編程次數(shù)分類按編程次數(shù)，分為一次性編程器件和多次編程器件兩種。

（3）按編程方式分類可分為熔絲和反熔絲編程器件、UVEPROM編程器件、電可擦除可編程器件、SRAM編程器件4種。4.PLD內部結構的習慣畫法

若有“·”，則表示該點固定連接（硬線連接，不可以編程改變）。若有“×”表示該點編程連接。如果沒有“·”，亦無“×”，表示該點不連接（被編程擦除）。圖6-22PLD中邏輯門的簡化畫法圖6-23PLD的連接方式及PLD與門陣列5.PLD的結構特點

任何一個邏輯函數(shù)都可以表示為最小項之和的形式，所以LDPLD采用以下結構：一級與門電路（即與陣列）、一級或門電路（或陣列）和一級輸出電路。圖6-24LDPLD的基本結構框圖表6-34種LDPLD的結構特點

6.5.2

可編程陣列邏輯（PAL）

1.PAL基本邏輯功能介紹

用PAL器件設計組合邏輯電路時，與陣列的每個輸出為一乘積項，或陣列的每個輸出為若干個乘積項之和，亦即PAL是用乘積項之和的形式來實現(xiàn)組合邏輯函數(shù)的。

如果輸入端I1、I2、I3、I4分別接邏輯變量A、B、C、D，則該PAL電路所實現(xiàn)的邏輯函數(shù)Y1＝ABC＋BCD＋ACD＋ABD圖6-25PAL的基本結構圖2.典型的PAL器件PAL16L8

PAL16L8的邏輯電路，包含有8個與、或陣列和8個三態(tài)反相輸出緩沖器。每個與、或陣列由8個32輸入端與門和7輸入端或門組成。與、或陣列的第一個與門的輸出作為專用乘積項，用來控制三態(tài)緩沖器的輸出，其余7個乘積項作為或門的輸入信號。圖6-27PAL16L8的邏輯電路例6-5用PAL芯片設計具有使能端2線-4線二進制譯碼器。

解：表6-42線-4線譯碼器真值表圖6-28用PAL16L8設計的2線-4線譯碼器的熔絲圖6.5.3通用陣列邏輯（GAL）

1.GAL的基本結構

分兩大類：一類與PAL器件基本相似，即與門陣列可編程，或門陣列固定連接，這類器件有GAL16V8、ispGAL16Z8和GAL20V8等，此類芯片稱為通用型GAL器件，其中ispGAL16Z8還可在系統(tǒng)編程；另一類GAL器件的與門陣列和或門陣列均可編程。

GAL39V18就屬于此類器件：

（1）8個