FPGA應用開發(fā)智慧樹知到期末考試答案2024年

FPGA應用開發(fā)智慧樹知到期末考試答案2024年FPGA應用開發(fā)always語句和initial語句的關鍵區(qū)別是always語句是循環(huán)語句，initial只執(zhí)行一次。它們不能可以互相嵌套。（）

A:對B:錯答案:錯根據(jù)下面的程序，畫出產生的信號clk、phase_clk的波形如圖所示`timescale1ns/10psmoduleclk_tb2;regclk;wirephase_clk;initialclk=0;alwaysbegin#5clk=1;#5clk=0;endassign#2phase_clk=clkendmodule（）

A:錯誤B:正確答案:正確supply0vdd；表示申明vdd為電源。（）

A:對B:錯答案:錯阻塞性賦值符號為=，一般用在組合邏輯電路設計中。（）

A:錯B:對答案:對VerilogHDL中常用的的建模描述方式有結構化建模方式、數(shù)據(jù)流建模方式和行為建模描述方式。（）

A:對B:錯答案:對可編程邏輯器件可以分為簡單可編程邏輯器件和復雜可編程邏輯器件。（）

A:錯B:對答案:對判斷以下程序對錯。modulemodel(a,b,d,e);inputa,b,d;outpute;rege;always@(aorb)e=d&a&b;endmodule（）

A:錯B:對答案:錯VerilogHDL程序中兩個always過程塊之間是順序執(zhí)行的，always中的語句則也是順序執(zhí)行的。（）

A:對B:錯答案:錯畫出下面程序綜合出來的電路圖如圖所示。always@(posedgeclk)begin

q0＜=~q2;

q1＜=q0;

q2＜=q1;end

（）

A:正確B:錯誤答案:正確VerilogHDL的抽象分層建模方式中系統(tǒng)級和算法級建模方式都屬于高級建模、寄存器傳輸級建模方式、門級建模方式和晶體管開關級建模方式屬于底層建模。（）

A:錯B:對答案:錯根據(jù)下面的程序，畫出產生的信號clk、phase_clk的波形如圖所示`timescale1ns/10psmoduleclk_tb2;regclk;wirephase_clk;initialclk=0;alwaysbegin#5clk=1;#5clk=0;endassign#2phase_clk=clkendmodule（）

A:正確B:錯誤答案:正確下列程序是正確的。modulehalf_adder(co,sum,a,b);inputa,b;outputco,sum;regco,sum;assign{co,sum}=a+b;endmodule（）

A:錯B:對答案:錯設A=4’b1010，B=4’b0011，C=1’b1，則~A=0b0101，{A,B[0],C}=0b101011。（）

A:對B:錯答案:對VerilogHDL的抽象分層建模方式可劃分為系統(tǒng)級和算法級建模方式、晶體管開關級建模方式三種。（）

A:對B:錯答案:錯聲明一個值為128的參數(shù)cache_size，parametercache_size[7:0]=128;()

A:錯B:對答案:錯狀態(tài)機常用狀態(tài)編碼有順序編碼、格雷碼和獨熱碼三種。（）

A:錯B:對答案:對在VerilogHDL中，系統(tǒng)函數(shù)和系統(tǒng)任務一般以符號$開頭，編譯向導語句以符號#開頭。()

A:對B:錯答案:錯always語句和initial語句的關鍵區(qū)別是initial塊內的語句只執(zhí)行一次，主要用于仿真測試，不能進行邏輯綜合；always塊內的語句是不斷重復執(zhí)行的，在仿真和邏輯綜合中均可使用。不能相互嵌套。（）

A:對B:錯答案:對在VerilogHDL中，用13_5.1e2表示數(shù)字135.1。（）

A:對B:錯答案:錯聲明一個名為count的整數(shù)，integercount;（）

A:對B:錯答案:對聲明一個含有1024個數(shù)據(jù)的存儲器MEM，每個數(shù)據(jù)位寬為8位。reg[8:1]MEM[1023:0];（）

A:錯B:對答案:對畫出下面程序綜合出來的電路圖如圖所示。always@(posedgeclk)beginq0＜=~q2;q1＜=q0;q2＜=q1;end（）

A:錯誤B:正確答案:正確根據(jù)輸入與輸出的關系，可以把有限狀態(tài)機分為米莉型和摩爾型。這兩類有限狀態(tài)機的區(qū)別是米莉型輸出是輸入的函數(shù)，摩爾型輸出只和存儲電路狀態(tài)有關。（）

A:錯B:對答案:對always@(posegdeclk)begincnt=n+1;q=~q;endassigny=a+b;寫出下面程序中變量q，a，b的類型。（）

A:a,b,q必須為reg型。B:a,b可為reg或wire型；q為reg型。C:a,b,q為wire型。答案:a,b可為reg或wire型；q為reg型。ain=4’b1010,bin=4’b1100,則ain^bin=（）。

A:4’b1110B:4’b1001C:4’b0110D:4’b1000答案:4’b0110Alwaysbegin#5clk=0；#10clk=~clk；end產生的波形()。

A:clk=1B:占空比1/3C:clk=0D:周期為10答案:占空比1/3請寫出VerilogHDL中定義仿真時間單位為1ns、仿真時間精度為100ps的語句：()。

A:`timescale100ns/1psB:`timescale1ns/100psC:timescale1ns/100psD:#timescale1ns/100ps答案:`timescale1ns/100ps以下哪個選項是FPGA與CPLD的相同點？（）

A:時序延遲均和和可預測B:多個連接單元的系統(tǒng)結構C:均采用SRAM工藝D:是大規(guī)模集成電路答案:是大規(guī)模集成電路輸入端口可以由net/register驅動，但輸入端口只能是（）類型。

A:regB:triC:integerD:net答案:net下列哪個不是VerilogHDL的關鍵字？（）

A:andB:moduleC:assignD:mem答案:mem基于EDA軟件的FPGA/CPLD設計流程為：原理圖/HDL文本輸入→_______→_______→_______→編程下載→硬件測試。①功能仿真②時序仿真③邏輯綜合④分配管腳下列順序正確的是（）。

A:③④①B:③①④C:④③①D:④②③答案:③①④下列基本門元件中，（）是多輸出門。

A:notB:xorC:nandD:nor答案:not下列哪個基本門級元件是表示控制信號低電平有效的三態(tài)緩沖器？（）

A:bufif0B:bufif1C:xnorD:nofif0答案:bufif0if(a)out1＜=int1;當a=()，執(zhí)行out1＜=int1。

A:0B:1答案:1下列標識符中，（）是不合法的標識符。

A:signallB:9moonC:Not_Ack_0D:State0答案:signal下面哪個是可以用VerilogHDL語言進行描述，而不能用VHDL語言進行描述的級別？（）

A:晶體管開關級B:寄存器傳輸級C:系統(tǒng)級D:門級答案:晶體管開關級FSM的二段式描述風格中，二段分別描述什么？（）

A:狀態(tài)轉移、輸出B:狀態(tài)輸入、輸出C:狀態(tài)轉移、輸入答案:狀態(tài)轉移、輸出在VerilogHDL中，下列哪個語句不是分支語句？（）

A:whileB:CaseC:casexD:if-else答案:whileVerilogHDL中內置的開關級建模元件主要有（）

A:雙向開關B:CMOS開關C:電源D:MOS開關答案:MOS開關###CMOS開關###電源###雙向開關常用的可編程邏輯器件主要有()。

A:CPLDB:GALC:PALD:FPGA答案:FPGA###CPLD###PAL###GAL根據(jù)下面的程序，畫出產生的信號a,b,c,d的波形如圖所示。假設初始信號都為0。

moduletest1(a,b,c,d);

outputa,b,c,d;

rega,b,c,d;

initial

fork

#10a=1;

#15b=1;

begin

#20c=1;

#10d=1;

end

#25a=0;

join

endmodule

（）

A:對B:錯答案:AI參考:答案：B：錯\n\n解釋：根據(jù)給定的程序，產生的信號a、b、c、d的波形圖應該如下所示：\n\n\n```\na:0->0->0\nb:0->1->0\nc:0->0->1\nd:0->0->0->1\n```\n但題目給出的圖像中，a、b、c的波形在結束時沒有回到初始值，這是不符合邏輯的。因此，這個程序生成的信號波形是錯誤的。所以，答案為B：錯。'下面說法錯誤的是（）。

A:多條阻塞賦值語句是順序執(zhí)行的，而多條非阻塞語句是并行執(zhí)行的。B:只有當變量聲明為線網(wǎng)型變量后，才能使用連續(xù)賦值語句進行賦值。C:無論是使用阻塞賦值還是非阻塞賦值，都可以在不同的always塊內為同一個變量賦值。D:不要在同一個always塊內同時使用阻塞賦值和非阻塞賦值。答案: