(17.4.2)-課件 CH4-2 隨機(jī)存取存儲(chǔ)器

4.2隨機(jī)存取存儲(chǔ)器RAM要求：*SRAM與DRAM的主要特點(diǎn)（了解）*常用存儲(chǔ)器芯片及其與系統(tǒng)的連接（掌握）*存儲(chǔ)器擴(kuò)展技術(shù)（掌握）一、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)

1、特點(diǎn)速度快(20ns-40ns,有的小于1ns)，不需刷新，外圍電路比較簡單，但集成度低(6個(gè)MOS管存儲(chǔ)一個(gè)2進(jìn)制位，存儲(chǔ)容量小)，功耗大。常用作PC機(jī)中的高速緩沖存儲(chǔ)器Cache。譯碼電路存儲(chǔ)矩陣讀寫電路……地址線數(shù)據(jù)線控制電路片選讀寫存儲(chǔ)器內(nèi)部結(jié)構(gòu)示意圖其中：A12~A0：地址線，13根，存儲(chǔ)單元個(gè)數(shù)：213=8KIO7~IO0：數(shù)據(jù)線，8根，每個(gè)存儲(chǔ)單元8位/WE：寫允許信號(hào)，由CPU的/WR控制/OE：讀允許信號(hào)，由CPU的/RD控制/CE1,CE2：片選，同時(shí)有效才能工作Vcc：+5V,GND：地NC：沒用的引腳12345678910111213142827262524232221201918171615

6264NCA4A5A6A7A8A9A10A11A12IO0IO1IO2GNDVcc/WECE2A3A2A1/OEA0/CE1IO7IO6IO5IO4IO32、靜態(tài)RAM的例子

典型的SRAM芯片6264(8K×8位)；引腳圖：下圖為6264芯片與CPU的一般連接：OEWECE1CE2D7-D0IO7~IO0A12-A0A12~A0SRAM6264地址譯碼器RDWR圖4.5SRAM與CPU的連接圖地址譯碼器輸入一般由高位地址線、M/IO構(gòu)成。二、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)1、特點(diǎn)動(dòng)態(tài)刷新：因?yàn)镈RAM是利用電容存儲(chǔ)電荷來保存信息，而電容上的電荷會(huì)逐漸泄漏，故需要定時(shí)充電以維持存儲(chǔ)內(nèi)容不丟失。分行地址、列地址外圍電路復(fù)雜：因?yàn)樾枰O(shè)置刷新電路。刷新時(shí)間間隔：一般為幾微秒～幾毫秒，典型值2ms。DRAM集成度高(存儲(chǔ)容量大，可達(dá)1Gbit/片以上)，功耗低，但速度慢(100-200ns左右)。是內(nèi)存條(主存)、顯卡顯存的主要器件。2、動(dòng)態(tài)RAM例子2164是64K×1的DRAM芯片，其中：A7~A0

：地址線/WE：讀/寫控制線1：讀出，0：寫入/RAS：行選通信號(hào)/CAS：列選通信號(hào)DIN：數(shù)據(jù)輸入DOUT：數(shù)據(jù)輸出Vcc：+5V，GND：地先送行地址及/RAS，再送列地址及/CAS，同時(shí)設(shè)置/WE，/CAS視為片選。3、動(dòng)態(tài)RAM與CPU的連接

CPU與DRAM之間需要DRAM控制器解決信號(hào)轉(zhuǎn)換及刷新控制等問題。地址總線讀/寫WR地址多路器定時(shí)發(fā)生器DRAM數(shù)據(jù)緩沖器地址RASCAS仲裁電路刷新定時(shí)器刷新地址計(jì)數(shù)器CPUDRAM控制器邏輯框圖地址多路器：將地址轉(zhuǎn)換為行、列地址仲裁電路：協(xié)調(diào)CPU讀寫請(qǐng)求與刷線定時(shí)器請(qǐng)求定時(shí)發(fā)生器：提供行列選通及寫信號(hào)，控制刷新地址計(jì)數(shù)器。三、高速緩沖存儲(chǔ)器（Cache）

主要由硬件來實(shí)現(xiàn)，對(duì)程序員是透明的。理解：Cache的基本概念基本工作原理了解：命中率Cache的分級(jí)體系結(jié)構(gòu)1、為什么需要高速緩存？高速CPU與低速內(nèi)存工作速度不匹配例如：800MHz的PIIICPU的一條指令執(zhí)行時(shí)間約為1.25ns，而133MHz的DRAM存取時(shí)間為7.5ns，即83%的時(shí)間CPU都處于等待狀態(tài)。2、解決方案CPU插入等待周期——降低了運(yùn)行速度，效率低；采用高速RAM——成本太高；在CPU和RAM之間插入高速緩存——成本上升不多、但速度可大幅度提高。3、Cache工作原理基于程序執(zhí)行的兩個(gè)特征：程序訪問的局部性：過程、循環(huán)。數(shù)據(jù)存取的局部性：數(shù)據(jù)相對(duì)集中存儲(chǔ)。將頻繁訪問的指令、數(shù)據(jù)存放在高速（與CPU速度相當(dāng)）的SRAM——高速緩存Cache中。CPU讀取存儲(chǔ)器時(shí)，若所需數(shù)據(jù)在Cache中，則稱Cache命中；32K緩存，命中率86％；64K，命中率可達(dá)92％。如果不中，則按一定算法從內(nèi)存讀取新的數(shù)據(jù)。Cache的工作原理示意圖Cache控制器DRAM控制器CacheRAM2ns~40ns32KB~64KBCPU80386（