EDA課程設(shè)計之交通燈設(shè)計報告

第頁EDA綜合設(shè)計與實(shí)踐一、設(shè)計目的與要求II軟件的使用方法與系統(tǒng)總體設(shè)計。2.學(xué)會設(shè)計較復(fù)雜的數(shù)字系統(tǒng)，用VerilogHDL描述語言編寫設(shè)計代碼，并綜合仿真驗(yàn)證設(shè)計，用FPGA試驗(yàn)箱驗(yàn)證設(shè)計。3.學(xué)習(xí)FPGA試驗(yàn)箱的使用，各種電路圖的引腳接法及其功能。4.本實(shí)驗(yàn)要求學(xué)生以FPGA器件為目標(biāo)器件，設(shè)計典型的數(shù)字系統(tǒng)。本設(shè)計選題為交通燈控制系統(tǒng)設(shè)計。二、設(shè)計方案：方案一：（1）明確系統(tǒng)的功能圖1-1所示為位于主干道與支干道的十字路口交通燈系統(tǒng)，支干道兩邊是安裝傳感器S，要求優(yōu)先保證主干道的暢通。平時處于主干道綠燈、支干道紅燈的狀態(tài)。當(dāng)支干道有車時，傳感器發(fā)出信號S=1，主干道綠燈先轉(zhuǎn)換成黃燈再轉(zhuǎn)換成紅燈，支干道由紅燈轉(zhuǎn)換為綠燈，支干道綠燈亮不超過30s，主干道每次通行不少于60s（在此期間，不管S是否有信號，都不改狀態(tài)）。（2）畫狀態(tài)轉(zhuǎn)換圖說明：1）Tl：主干道綠燈亮的最短時間間隔，不少于60s；2）Ts：支干道綠燈亮的最長時間間隔不多于30s。3）Ty：主干道或支干道黃燈亮的時間間隔為5s4）HR、HY、HG分別表示主干道紅黃綠燈；5）FR、FY、FG分別表示支干道紅黃綠燈。注：H表示Header，F(xiàn)表示Follower，R表示Red，Y表示Yellow，G表示Green交通燈控制單元控制過程分四個階段：分別用S0，S1，S2，S3表示：S0：主干道綠燈亮，支干道紅燈亮，此時若支干道有車等待，且主干道已亮足時間Tl，則控制器發(fā)出狀態(tài)轉(zhuǎn)換信號，輸出從S0轉(zhuǎn)換到S1。S1：主干道黃燈亮，支干道紅燈亮，進(jìn)入此狀態(tài)，黃燈亮足規(guī)定時間間隔Ty時，控制器發(fā)出狀態(tài)轉(zhuǎn)換信號St，輸出從此狀態(tài)S1到S2。S2：支干道綠燈亮，主干道紅燈亮，若此時支干道繼續(xù)有車，則繼續(xù)保持此狀態(tài)，但支干道綠燈亮?xí)r間不超過Ts時間間隔，否則控制單元發(fā)出狀態(tài)轉(zhuǎn)換信號St，使輸出轉(zhuǎn)換到S3狀態(tài)。S3：支干道黃燈亮，主干道紅燈亮，此時狀態(tài)與S1狀態(tài)持續(xù)時間間隔相同，均為Ty，時間到時，控制器發(fā)出St信號，輸出從狀態(tài)S3回到S0狀態(tài)。對四種狀態(tài)用格雷碼編碼分別為00,01,11,10。由此得圖1-2交通燈控制單元狀態(tài)圖。方案二：本方案相對上一個方案加入了人工監(jiān)督，且采用模塊化設(shè)計。（1）明確系統(tǒng)的功能，進(jìn)行邏輯抽象如圖2-1本方案可實(shí)現(xiàn)在確定時刻，倒計數(shù)數(shù)字顯示能夠及時變化，紅黃綠燈能準(zhǔn)確變化，考慮到實(shí)際應(yīng)用，加入人工監(jiān)督功能，當(dāng)固定開關(guān)SW=0時，實(shí)現(xiàn)交警人為控制交通秩序，當(dāng)SW=1時，為自動控制模式，默認(rèn)為SW=1。本設(shè)計采用模塊化設(shè)計，圖2-2為本設(shè)計十字路口交通等系統(tǒng)的層次結(jié)構(gòu)框圖。(2)模塊功能說明1.主控制模塊control：控制系統(tǒng)輸入輸出之間聯(lián)系。2.倒計時模塊時間選擇模塊couterselect：選擇不同的倒計時時間。3.倒計時時間驅(qū)動模塊scan：驅(qū)動倒計時時間長短選擇模塊電路。4.數(shù)碼管分時顯示模塊datamux，倒計時間分時送入用于顯示。5.倒計55s模塊counter55，55s為綠燈點(diǎn)亮?xí)r間。6.倒計5s模塊counter5,5s為黃燈點(diǎn)亮?xí)r間。7.頂層模塊trafficlight，連接各模塊設(shè)計，使之成為一個有機(jī)體。前6個模塊分別進(jìn)行仿真測試，成功后把所有.v文件包含在工程trafficlight，實(shí)現(xiàn)模塊化設(shè)計。三、特殊要求（需要實(shí)驗(yàn)室提供的儀器設(shè)備、元器件與材料）PC機(jī)，windows系統(tǒng)，QuartusII4.0軟件，基于Cyclone型EP16Q240C8的實(shí)驗(yàn)箱。四、設(shè)計及仿真綜合兩個方案考慮，方案二比較實(shí)用，但因?yàn)榉桨敢蝗菀讓?shí)現(xiàn)，所以一開始做了方案一的設(shè)計，后來有時間，又完成了方案二。具體如下設(shè)計。方案一：（1）代碼見附錄1。（2）仿真結(jié)果及數(shù)據(jù)處理：分析說明：全局復(fù)位R=1無效，進(jìn)入系統(tǒng)工作，先是主干道綠燈亮足60個時鐘周期，因S=1，支干道有車等待，轉(zhuǎn)入主干道黃燈亮5個時鐘周期，然后進(jìn)入支干道綠燈亮，30個時鐘周期內(nèi)支干道沒車等待，所以S=0時轉(zhuǎn)入主干道綠燈亮狀態(tài)。通過仿真，可以看出本設(shè)計的邏輯上時序上是正確的。圖1-3方案一設(shè)計Functional仿真圖1-3方案一設(shè)計Timing仿真圖1-3方案一設(shè)計RTL（3）下載測試編程下載與硬件測試的步驟如下：1、打開下載窗口。選擇菜單“Tool“項(xiàng)的”programmer“,便可打開下載窗口。2、設(shè)置下載電纜。將ByteBlaster電纜的一端與微機(jī)的并行口相連，另一端10針插頭與裝有目標(biāo)器件的PCB板上的插座相連。并在”HardwareSetup”中設(shè)置下載電纜。3、設(shè)置JTAG鏈。Altera器件基本都支持JTAG在系統(tǒng)編程方式，這種方式簡單易行，不需要專門的編程器。4、（見附錄3）如圖1-4分配引腳，并編譯后，把生成*.sof文件下載到基于Cyclone型EP16Q240C8的FPGA實(shí)驗(yàn)箱開發(fā)板上，成功查看結(jié)果，CLK時鐘頻率用1Hz，可通過實(shí)驗(yàn)箱上“鍵3”控制Reset全局復(fù)位，用“鍵5”可模擬傳感器S圖1-4配置引腳方案二（1）代碼見附錄2。（2）各模塊RTL電路及功能仿真、時序仿真各模塊分別建立工程文件，并進(jìn)行功能仿真、時序仿真，前六個模塊成功編譯，得到正確仿真結(jié)果后，建立頂層模塊。模塊一：控制模塊（control.v）圖2-3控制模塊RTL圖2-4控制模塊control的Functional仿真圖2-5控制模塊control的Timing仿真2）模塊二：5s倒計時模塊（counter5.v）圖2-65s倒計時模塊RTLunctional仿真分析說明：通過功能仿真，可以看出5s倒計時模塊不存在邏輯上錯誤，可以通過；通過時序仿真，可以看到結(jié)果存在毛刺，但是結(jié)合實(shí)際應(yīng)用，可以接受，所以通過這一模塊的設(shè)計。3）模塊三：55s倒計時模塊（counter55.v）圖2-955s倒計時unctional仿真分析說明：通過功能仿真與時序仿真，可以看出55s倒計時模塊不存在邏輯、時序上錯誤，所以通過這一模塊的設(shè)計。4）模塊四：倒計時選擇（couterselect.v）unctional仿真分析說明：D_OUT1選擇高位輸出，用于選擇驅(qū)動55秒倒計時計時器，分別在狀態(tài)輸入為“00”“10D_OUT0：時間低位輸出，用于選擇驅(qū)動5秒倒計時計時器，分別在輸入為“01”“11通過功能仿真與時序仿真，可以看出倒計時選擇模塊不存在邏輯、時序上錯誤（雖然時序仿真有毛刺顯現(xiàn)，但是結(jié)合實(shí)際應(yīng)用，可以接受），所以通過這一模塊的設(shè)計。5）模塊五：數(shù)據(jù)選擇顯示（datamux.v）圖2-15數(shù)據(jù)選擇顯示RTLunctional仿真分析說明：倒計時模塊主要完成的工作是：倒計時長短時間選擇的功能，輸入信號來自兩個倒計時模塊counter55與counter5，當(dāng)?shù)褂嫈?shù)完成時產(chǎn)生一個脈沖用于驅(qū)動此模塊產(chǎn)生00，01，10，11序列來驅(qū)動倒計時時間模塊選擇。D_in1：高位驅(qū)動信號，來源于55秒計時到信號，當(dāng)計數(shù)器計時完成后，產(chǎn)生這個信號驅(qū)動狀態(tài)變化。D_in0：低位驅(qū)動信號，來源于5秒計時到信號，當(dāng)計數(shù)器計時完成后，產(chǎn)生這個脈沖來驅(qū)動狀態(tài)的變化。通過功能仿真與時序仿真，可以看出數(shù)據(jù)選擇顯示模塊不存在邏輯、時序上錯誤（雖然時序仿真有毛刺顯現(xiàn)，但是結(jié)合實(shí)際應(yīng)用，可以接受），所以通過這一模塊的設(shè)計。6）模塊六：時間選擇驅(qū)動（scan.v）圖2-18時間選擇驅(qū)動scan.v的RTLunctional仿真圖2-20分析說明：此模塊用于驅(qū)動倒計時時間長短選擇。模塊七：頂層模塊（trafficlight.v）圖2-21方案二設(shè)計RTL圖2-22方案二設(shè)計的Functional仿真（SW=1，自動控制模式）圖2-23方案二設(shè)計的Functional仿真（SW=0，人工監(jiān)督模式）圖2-24方案二設(shè)計的Timing仿真（SW=1，自動控制模式）圖2-25方案二設(shè)計的Timing仿真（SW=0，人工控制模式）分析說明：建立trafficlight項(xiàng)目，并設(shè)計頂層模塊trafficlight.v，成功編譯。通過功能仿真與時序仿真，可以看出本設(shè)計已經(jīng)成功完成。達(dá)到目標(biāo)：實(shí)現(xiàn)在確定時刻，倒計數(shù)數(shù)字顯示能夠及時變化，紅黃綠燈能準(zhǔn)確變化，當(dāng)固定開關(guān)SW=0時，實(shí)現(xiàn)交警人為控制交通秩序，當(dāng)SW=1時，為自動控制模式，默認(rèn)為SW=1。（3）下載測試編程下載與硬件測試的步驟如下：1、打開下載窗口。選擇菜單“Tool“項(xiàng)的”programmer“,便可打開下載窗口。2、設(shè)置下載電纜。將ByteBlaster電纜的一端與微機(jī)的并行口相連，另一端10針插頭與裝有目標(biāo)器件的PCB板上的插座相連。并在”HardwareSetup”中設(shè)置下載電纜。3、設(shè)置JTAG鏈。Altera器件基本都支持JTAG在系統(tǒng)編程方式，這種方式簡單易行，不需要專門的編程器。（見附錄3），如圖2-26分配引腳，并編譯后，把生成*.sof文件下載到基于Cyclone型EP16Q240C8的FPGA實(shí)驗(yàn)箱開發(fā)板上，成功查看結(jié)果，CLK時鐘頻率用1Hz，可通過實(shí)驗(yàn)箱上“鍵7”控制Reset全局復(fù)位，用“鍵8”圖2-26五、設(shè)計總結(jié)經(jīng)過此次課程設(shè)計，可以說收獲良多，現(xiàn)總結(jié)為以下幾點(diǎn)：1、熟悉掌握了Quartus這個軟件。雖然上課時候已經(jīng)看教師展示過這個軟件的用法，但是沒有親力親為始終對這個軟件的掌握是很不夠的。此次通過設(shè)計以上兩個方案，我對QuartusII這個軟件已經(jīng)掌握的比較好了。2、通過以上兩個方案的設(shè)計，我對正規(guī)的設(shè)計流程已經(jīng)有了深刻的體會，相信以后遇到這種設(shè)計可以自如地應(yīng)對了。3、通過設(shè)計代碼過程中遇到編譯錯誤的問題，經(jīng)過一次次的排錯，我對VerilogHDL描述語言的掌握得到一定的鍛煉。4、設(shè)計工程中，讓我感慨最多的是功能仿真與時序仿真，通過看仿真圖，理解系統(tǒng)運(yùn)行，優(yōu)化系統(tǒng)，這是一個艱巨的任務(wù)，也是一個最有意義的任務(wù)。因?yàn)檫@一步的工作，我們不僅要把原理理解透徹，而且要聯(lián)系FPGA試驗(yàn)箱開發(fā)板，所以對開發(fā)板的各種工作模式也要理解。5、由于試驗(yàn)箱有限，所以我是提前一天在實(shí)驗(yàn)室試驗(yàn)過程序的了。很多同學(xué)在答辯當(dāng)天才下載程序試驗(yàn)，結(jié)果很多完成不了。下載到板上，也出現(xiàn)了一些問題，如引腳接錯，選用模式不對，還有就是實(shí)驗(yàn)箱壞了。通過認(rèn)真的思考，最終完成測試。附錄1本系統(tǒng)采用用硬件描述語言VerilogHDL描述。分為四部分，第一部分定義系統(tǒng)輸入輸出及所用寄存器。第二部分，控制單元狀態(tài)轉(zhuǎn)換的描述。第三部分，定時器工作的描述。第四部分，輸出譯碼電路的描述。moduleTraffic(CLK,S,RESET,HG,HY,HR,FG,FY,FR);//第一部分，定義輸入輸出端口，以及系統(tǒng)內(nèi)部信號變量及其類型inputCLK,S,RESET;outputHG,HY,HR,FG,FY,FR;regHG,HY,HR,FG,FY,FR;reg[3:0]TimerH,TimerL;wireT1,Ts,Ty;regSt;reg[1:0]CurrentState,NextState;//對狀態(tài)進(jìn)行編碼parameterS0=2'b00,S1=2'b01,S2=2'b11,S3=2'b10;//第二部分，控制單元狀態(tài)轉(zhuǎn)換的描述always@(posedgeCLKornegedgeRESET)beginif(~RESET)CurrentState<=S0;elseCurrentState<=NextState;endalways@(SorCurrentStateorT1orTsorTy)begincase(CurrentState)S0:beginNextState=(T1&&S)?S1:S0;St=(T1&&S)?1:0;endS1:beginNextState=(Ty)?S2:S1;St=(Ty)?1:0;endS2:beginNextState=(Ts||~S)?S3:S2;St=(Ts||~S)?1:0;endS3:beginNextState=(Ty)?S0:S3;St=(Ty)?1:0;endendcaseend//第三部分，定時器工作的描述always@(posedgeCLKornegedgeRESET)beginif(~RESET){TimerH,TimerL}<=8'b0;elseif(St){TimerH,TimerL}<=8'b0;elseif((TimerH==5)&(TimerL==9))begin{TimerH,TimerL}<={TimerH,TimerL};endelseif(TimerL==9)beginTimerH<=TimerH+1;TimerL<=8'b0;endelsebeginTimerH<=TimerH;TimerL<=TimerL+1;endendassignTy=(TimerH==0)&(TimerL==4);assignTs=(TimerH==2)&(TimerL==9);assignT1=(TimerH==5)&(TimerL==9);//第四部分，輸出譯碼電路的描述always@(CurrentState)begincase(CurrentState)S0:begin{HG,HY,HR}<=3'b100;//主干道綠燈亮{FG,FY,FR}<=3'b001;//支干道紅燈亮endS1:begin{HG,HY,HR}<=3'b010;//主干道黃燈亮{FG,FY,FR}<=3'b001;//支干道綠燈亮endS2:begin{HG,HY,HR}<=3'b001;//主干道紅燈亮{FG,FY,FR}<=3'b100;//支干道綠燈亮endS3:begin{HG,HY,HR}<=3'b001;//主干道紅燈亮{FG,FY,FR}<=3'b010;//支干道黃燈亮endendcaseendendmodule/**************************************程序結(jié)束***********************************************/附錄2模塊一：/********************************主控制模塊control.v******************************************/modulecontrol(EN_in,RST,SW1,Red1,Red2,Yellow1,Yellow2,Green1,Green2);//定義輸入輸出口outputRed1;outputRed2;outputYellow1;outputYellow2;outputGreen1;outputGreen2;input[1:0]EN_in;inputSW1;inputRST;//定義數(shù)據(jù)類型regRed1,Red2,Yellow1,Yellow2,Green1,Green2,D_out;always@(EN_in,RST,SW1)//always語句實(shí)現(xiàn)交通燈的總體工作控制begin//系統(tǒng)復(fù)位if(SW1==0||RST==0){Red1,Red2,Yellow1,Yellow2,Green1,Green2}=6'b0;else//系統(tǒng)自動運(yùn)行begincase(EN_in)2'b00:{Red1,Red2,Yellow1,Yellow2,Green1,Green2}<=6'b010010;//方向1綠燈亮，方向2紅燈亮2'b01:{Red1,Red2,Yellow1,Yellow2,Green1,Green2}<=6'b011000;//方向1黃燈亮，方向2紅燈亮2'b10:{Red1,Red2,Yellow1,Yellow2,Green1,Green2}<=6'b100001;//方向1紅燈亮，方向2綠燈亮2'b11:{Red1,Red2,Yellow1,Yellow2,Green1,Green2}<=6'b100100;//方向1紅燈亮，方向2黃燈亮default:{Red1,Red2,Yellow1,Yellow2,Green1,Green2}<=6'b0;//方向1方向2等全滅endcaseendendendmodule模塊二：/*********************************5秒的倒計時模塊counter5.v***********************************/modulecounter05(C_CLK,RST,C_EN,D_OUT1,D_OUT0,C_OUT);//輸出輸入的定義outputC_OUT;output[3:0]D_OUT1,D_OUT0;inputC_CLK;inputRST;inputC_EN;//數(shù)據(jù)類型定義reg[3:0]D_OUT1,D_OUT0;regC_OUT;reg[3:0]CData1,CData0;reg[7:0]DATA;always@(posedgeC_CLK)//always語句塊實(shí)現(xiàn)5秒自動循環(huán)倒計數(shù)，用加計數(shù)器begin//系統(tǒng)復(fù)位或者未工作if(RST==0||C_EN==0)beginC_OUT<=1'b0;CData1<=4'b0000;CData0<=4'b0000;endelsebeginif(CData0!=4'b0101)beginCData0<=CData0+4'b0001;C_OUT<=1'b0;endelse//防止生成鎖相環(huán)beginCData1<=4'b0000;CData0<=4'b0000;C_OUT<=1'b1;endendendalways//加計數(shù)器的計數(shù)值到倒計時的數(shù)值轉(zhuǎn)換beginDATA<=8'b00000101-((CData1<<4)+CData0);D_OUT1<=4'b0000;if((DATA&4'b1111)>4'b0101)D_OUT0<=DATA&4'b1111-4'b1011;elseD_OUT0<=DATA&4'b1111;endendmodule/*********************************5秒的倒計時模塊counter5.v***********************************/模塊三：/********************************55秒的倒計時模塊counter55.v**********************************/modulecounter55(C_CLK,RST,C_EN,D_OUT1,D_OUT0,C_OUT);//輸出輸入的定義outputC_OUT;output[3:0]D_OUT1,D_OUT0;inputC_CLK,RST,C_EN;//數(shù)據(jù)類型定義reg[3:0]D_OUT1,D_OUT0;regC_OUT;reg[3:0]CData1,CData0;reg[7:0]DATA;always@(posedgeC_CLK)//always語句塊實(shí)現(xiàn)55秒自動循環(huán)倒計數(shù)，用加計數(shù)器begin//系統(tǒng)復(fù)位或者未工作if(RST==0||C_EN==0)beginC_OUT<=1'b0;CData1<=4'b0000;CData0<=4'b0000;end//加計數(shù)器elsebeginif(CData0==4'b0101&&CData1==4'b0101)beginCData1<=4'b0000;CData0<=4'b0000;C_OUT<=1'b1;endelseif(CData0!=4'b1001)beginCData0<=CData0+4'b0001;C_OUT<=1'b0;endelseif(CData0==4'b1001&&CData1!=4'b0101)beginCData1<=CData1+4'b0001;CData0<=4'b0000;C_OUT<=1'b0;endelse//防止生成鎖相環(huán)beginCData1<=4'b0000;CData0<=4'b0000;C_OUT<=1'b1;endendendalways//加計數(shù)器的計數(shù)值到倒計時的數(shù)值轉(zhuǎn)換beginDATA<=8'b01010101-((CData1<<4)+CData0);if(((DATA>>4)&4'b1111)>4'b0101)D_OUT1<=(DATA>>4)&4'b1111-4'b1111;elseD_OUT1<=(DATA>>4)&4'b1111;if((DATA&4'b1111)>4'b1001)D_OUT0<=DATA&4'b1111-4'b0110;elseD_OUT0<=DATA&4'b1111;endendmodule/********************************55秒的倒計時模塊counter55.v***********************************/模塊四：/******************************倒計時時間選擇模塊模塊couterselect.v******************************/modulecouterselect(D_IN,D_OUT1,D_OUT0);//輸入輸出端口定義outputD_OUT1;outputD_OUT0;input[1:0]D_IN;//數(shù)據(jù)類型定義regD_OUT1;regD_OUT0;alwaysbegincase(D_IN)2'b00:{D_OUT1,D_OUT0}<=2'b10;2'b01:{D_OUT1,D_OUT0}<=2'b01;2'b10:{D_OUT1,D_OUT0}<=2'b10;2'b11:{D_OUT1,D_OUT0}<=2'b00;default:{D_OUT1,D_OUT0}<=2'b00;endcaseendendmodule/******************************倒計時時間選擇模塊模塊couterselect.v******************************/模塊五：/*****************************倒計時時間選擇輸出顯示模塊datamux.v*****************************/moduledatamux(D_IN3,D_IN2,D_IN1,D_IN0,SEL,D_OUT1,D_OUT0);//輸入輸出端口定義output[3:0]D_OUT1;output[3:0]D_OUT0;input[3:0]D_IN3;input[3:0]D_IN2;input[3:0]D_IN1;input[3:0]D_IN0;input[1:0]SEL;//數(shù)據(jù)類型定義reg[3:0]D_OUT1;reg[3:0]D_OUT0;alwaysbegincase(SEL)2'b00:beginD_OUT0<=D_IN0;D_OUT1<=D_IN1;end2'b01:beginD_OUT0<=D_IN2;D_OUT1<=D_IN3;end2'b10:beginD_OUT0<=D_IN0;D_OUT1<=D_IN1;end2'b11:beginD_OUT0<=D_IN2;D_OUT1<=D_IN3;enddefault:beginD_OUT0<=4'b0000;D_OUT1<=4'b0000;endendcaseendendmodule/*****************************倒計時時間選擇輸出顯示模塊datamux.v*****************************/模塊六：/*******************************倒計時時間選擇驅(qū)動模塊sc*******************************/modulescan(EN_in1,EN_in0,sdata);//輸入輸出端口定義output[1:0]sdata;inputEN_in1;inputEN_in0;//數(shù)據(jù)類型定義reg[1:0]sdata;wireEN_in;assignEN_in=EN_in1|EN_in0;always@(posedgeEN_in)beginsdata<=sdata+1'b1;endendmodule模塊七：/************************************頂層模塊trafficlight.v***********************************/moduletrafficlight(Reset,SW,CLK,Red1,Red2,Yellow1,Yellow2,Green1,Green2,D_OUT1,D_OUT0);//輸入輸出端口定義inputReset;inputSW;inputCLK;outputRed1;outputRed2;outputYellow1;outputYellow2;outputGreen1;outputGreen2;output[3:0]D_OUT1;output[3:0]D_OUT0;//數(shù)據(jù)類型定義reg[3:0]D_OUT1;reg[3:0]D_OUT0;wireSYNTHESIZED_WIRE_0;wireSYNTHESIZED_WIRE_1;wireSYNTHESIZED_WIRE_2;wireSYNTHESIZED_WIRE_3;wire[3:0]SYNTHESIZED_WIRE_4;wire[3:0]SYNTHESIZED_WIRE_5;wire[3:0]SYNTHESIZED_WIRE_6;wire[3:0]SYNTHESIZED_WIRE_7;wire[1:0]SYNTHESIZED_WIRE_8;//倒計時選擇驅(qū)動scanU0(.EN_in1(SYNTHESIZED