可編程邏輯器件及應(yīng)用智慧樹知到期末考試答案2024年

可編程邏輯器件及應(yīng)用智慧樹知到期末考試答案2024年可編程邏輯器件及應(yīng)用某同學(xué)為了完成四個(gè)8位數(shù)據(jù)a0、a1、a2和a3的加法，采用了如下三種方法實(shí)現(xiàn)：①assignsum=a0+a1+a2+a3;②assignsum=(a0+a1)+(a2+a3);③assignsum=a0+(a1+a2)+a3;這兩種描述方法中，性能更好的是（）

A:一樣好B:第三種方法C:第二種方法D:第一種方法答案:第二種方法若P、R、Q都是位寬為4的輸入變量，下面表達(dá)形式正確的是（）

A:input[3:0]P,[3:0]Q,[3:0]R;B:inputP,Q,R[3:0];C:input[3:0]P,Q,R;D:inputP[3:0],Q,R;答案:input[3:0]P,Q,R;在VerilogHDL中，有如下變量聲明語句：reg[0:3]always;下列說法錯(cuò)誤的是（）

A:變量類型為寄存器類型，只能使用在時(shí)序邏輯電路的賦值中B:位寬不同的變量應(yīng)該在不同的語句行中聲明C:不能使用always關(guān)鍵字定義變量名D:位寬定義的順序[0:3]是錯(cuò)的，應(yīng)該定義為[3:0]答案:變量類型為寄存器類型，只能使用在時(shí)序邏輯電路的賦值中在一下表達(dá)式中，正確的是（）

A:&4’b1101=1’b1B:~4’b1100=1’b1C:4’b1010&4’b1101=1’b1D:!4’b1010||!4’b0000=1’b1答案:!4’b1010;!4’b0000=1’b1下面對(duì)原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，說法不正確的是（）

A:原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)B:原理圖輸入設(shè)計(jì)方法一般也采用自底向上的設(shè)計(jì)實(shí)現(xiàn)C:原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述D:原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)答案:原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)關(guān)于查找表（Look-uptable，LUT）的原理和結(jié)構(gòu)，下列說法正確的是（）

A:一般的，基于查找表結(jié)構(gòu)的可編程邏輯器件屬于非易失性器件B:基于查找表的電路只能實(shí)現(xiàn)組合邏輯電路的功能C:當(dāng)前的CPLD大多數(shù)采用查找表結(jié)構(gòu)D:查找表本質(zhì)上是一類存儲(chǔ)器答案:查找表本質(zhì)上是一類存儲(chǔ)器某VerilogHDL的程序部分如下：always@(posedgeclk)if(!rst)q＜=0;elseq＜=q+1;若上電時(shí)rst為1，經(jīng)過20個(gè)時(shí)間單位rst變?yōu)?，再經(jīng)過20個(gè)時(shí)間單位rst恢復(fù)為1，則變量q被初始化為0的時(shí)刻是（）

A:上電時(shí)（0時(shí)刻）B:無法確定C:第20個(gè)時(shí)間單位D:第40個(gè)時(shí)間單位答案:無法確定在VerilogHDL的相關(guān)運(yùn)算中，若變量A=8’b1101_0011，B=8’b1_0000_0000，則表達(dá)式“A&&B”的結(jié)果是（）

A:1’b1B:8’b1000_0000C:8’b0000_0000D:1’b0答案:1’b0某VerilogHDL的定時(shí)器程序部分如下：：reg[9:0]count;always@(posedgeclkornegedgerst)if(!rst)count＜=0;elseif(count==999)count＜=0;elsecount＜=count+1;assigntimeup=(count==999);若系統(tǒng)時(shí)鐘頻率為50MHz，則timeup變?yōu)楦唠娖降臅r(shí)間間隔是（）

A:19980nsB:20msC:20nsD:20us答案:20us關(guān)于VerilogHDL中的運(yùn)算符優(yōu)先級(jí)別，下列說法正確的是（）

A:邏輯與“&&”和邏輯非“！”運(yùn)算符屬于同一優(yōu)先級(jí)B:說法都是錯(cuò)誤的C:項(xiàng)邏輯與“&&”運(yùn)算符的優(yōu)先級(jí)別最低D:邏輯非“！”運(yùn)算符的級(jí)別最高答案:邏輯非“！”運(yùn)算符的級(jí)別最高某VerilogHDL的程序部分如下：wire[3:0]addr;assignaddr=-3;則變量addr被賦值后的值為（）

A:4’b1101B:4’bxx11C:4’b0011D:4’bzz11答案:4’b1101資源共享設(shè)計(jì)是一種電路優(yōu)化設(shè)計(jì)方法，下列對(duì)資源共享描述正確的是（）

A:資源共享是一種面積優(yōu)化方法，可能會(huì)有速度優(yōu)化效果B:資源共享是一種面積優(yōu)化方法，一定不會(huì)有速度優(yōu)化效果C:資源共享是一種速度優(yōu)化方法，一定不會(huì)有面積優(yōu)化效果D:資源共享是一種速度優(yōu)化方法，可能會(huì)有面積優(yōu)化效果答案:資源共享是一種面積優(yōu)化方法，可能會(huì)有速度優(yōu)化效果利用VerilogHDL設(shè)計(jì)了一個(gè)八位的計(jì)數(shù)器模塊，然后將計(jì)數(shù)器的輸出連接到一個(gè)八位的DAC；假設(shè)該DAC的模擬參考量為電壓10V，則當(dāng)計(jì)數(shù)器輸出為8’b10010100時(shí)，DAC的輸出電壓為（）

A:1.48VB:563VC:5.78VD:5.00V答案:5.78V在某VerilogHDL模塊中定義了如下函數(shù)：function[2:0]my_function;input[3:0]a,b;beginif(a＞b)my_function=2’b01;elseif(a＜b)my_function=2’b10;elsemy_function=2’b00;endendfunction若模塊中對(duì)函數(shù)進(jìn)行了調(diào)用，令c=my_function(4’b1010,4’b1100)，則變量c的值為（）

A:2’b11B:2’b01C:2’b10D:2’b00答案:2’b10若A=4’b0000，B=4’b0101，C=4’b0011，D=4’b0000，則下列運(yùn)算結(jié)果為0的是（）

A:A||CB:B||CC:A||DD:A||B答案:A||D請(qǐng)指出AlteraCycloneⅣ系列中的EP4CE6F17C8這個(gè)器件屬于（）

A:ARMB:FPGAC:CPUD:CPLD答案:FPGA在VerilogHDL中，聲明某個(gè)變量，下列變量的取名合法的是（）

A:MYcountB:00countC:&countD:_MY_count答案:_MY_count某VerilogHDL的程序部分如下：reg[3:0]temp;always@(posedgeclkornegedgerst)if(!rst)temp=31;則經(jīng)過復(fù)位信號(hào)的初始化之后，temp的值為（）

A:31B:5’b11111C:4’d31D:4’b1111答案:4’b1111某測(cè)試平臺(tái)的程序部分如下：regclk;alwaysbegin#5clk=0;#10clk=~clk;end則變量clk的波形說法正確的是（）

A:clk一直為高電平1B:clk的周期為20個(gè)時(shí)間單位C:clk的周期為15個(gè)時(shí)間單位D:clk一直為低電平0答案:clk的周期為15個(gè)時(shí)間單位某VerilogHDL的程序部分如下：reg[2:0]i;reg[4:0]num;always@(posedgeclk)beginnum=0;for(i=0;i＜8;i=i+1)num=num+2;end若時(shí)鐘上升沿到來，num的值為（）

A:0B:16C:形成了死循環(huán)D:14答案:形成了死循環(huán)在VerilogHDL中，若定義變量i為8位寄存器類型的變量，則語句“for(i=0;i＜=8;i=i+1)”執(zhí)行的循環(huán)次數(shù)將為（）

A:9B:無窮C:8D:7答案:9某VerilogHDL的移位寄存器程序部分如下：reg[7:0]myshift;always@(posedgeclk)if(!rst)myshift＜=8’b00000001;________________________為了能夠?qū)崿F(xiàn)從00000001→00000011→00000111→…→11111111的移位過程，在橫線處應(yīng)該添加的語句是（）

A:elsemyshift＜={myshift[7:0],myshift[8]};B:elsemyshift＜=myshift＜＜1;C:myshift＜={myshift[7:0],1’b1}D:myshift＜={myshift[7:0],1}答案:myshift＜={myshift[7:0],1’b1}關(guān)于VerilogHDL中的宏定義指令`define語句，下列說法正確的是（）

A:宏定義語句`define的作用范圍僅限于當(dāng)前模塊B:宏定義語句用于將一個(gè)簡(jiǎn)單的標(biāo)志符代替一個(gè)復(fù)雜的字符串或表達(dá)式C:宏定義語句`define的功能與參數(shù)類型的數(shù)據(jù)完全一模一樣D:在宏定義語句`define的行末需要加上分號(hào)答案:宏定義語句用于將一個(gè)簡(jiǎn)單的標(biāo)志符代替一個(gè)復(fù)雜的字符串或表達(dá)式某VerilogHDL的程序如下（程序中間省略號(hào)略去了變量類型的聲明）：moduleexam1(a,b,c,d);inputa,b;outputc,d;……always@(aorb)c=a^b;assignd=bendmodule上述程序中四個(gè)變量a、b、c和d中屬于線網(wǎng)類型變量的是（）

A:bB:aC:cD:d答案:a###b###d某VerilogHDL的模塊如下：moduleparameter(a,b,c)inputa,b;regc;always@(*)c=a^b;endmodule關(guān)于上面模塊中針對(duì)語法錯(cuò)誤的修改，說法正確的是（）

A:always語句后面的敏感變量列表不能用“*”號(hào)，須改為“aorb”B:模塊的名稱選取了關(guān)鍵字parameter，需要修改C:模塊中沒有聲明輸出端口D:變量c需要聲明為線網(wǎng)類型答案:模塊的名稱選取了關(guān)鍵字parameter，需要修改;模塊中沒有聲明輸出端口在VerilogHDL中，關(guān)于任務(wù)和函數(shù)，下列說法正確的是（）

A:在函數(shù)中可以調(diào)用任務(wù)B:函數(shù)有且僅有一個(gè)輸入變量，輸出變量由函數(shù)名本身?yè)?dān)任C:任務(wù)的定義和調(diào)用可以分別位于不同的模塊之中D:任務(wù)調(diào)用時(shí)，端口變量必須和任務(wù)定義時(shí)一一對(duì)應(yīng)答案:任務(wù)調(diào)用時(shí),端口變量必須和任務(wù)定義時(shí)一一對(duì)應(yīng)###函數(shù)有且僅有一個(gè)輸入變量,輸出變量由函數(shù)名本身?yè)?dān)任目前國(guó)際上較大的可編程邏輯器件制造公司包括（）

A:華為B:XilinxC:小米D:Altera答案:Altera###Xilinx下面的VerilogHDL的語句，屬于可綜合語句的是（）

A:for循環(huán)語句B:串行塊begin-endC:while循環(huán)語句D:并行塊fork-join答案:串行塊begin-end###for循環(huán)語句在VerilogHDL的運(yùn)算符中，邏輯運(yùn)算符有三種，其符號(hào)分別是“&&”、“||”和“~”。（）

A:對(duì)B:錯(cuò)答案:錯(cuò)電子設(shè)計(jì)自動(dòng)化（EDA）就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開發(fā)環(huán)境，以可編程邏輯器件或者專用集成電路為目標(biāo)器件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。（）

A:對(duì)B:錯(cuò)答案:對(duì)在VerilogHDL中，開關(guān)級(jí)描述指具體的晶體管物理器件的描述；隨著電路規(guī)模的增大，開關(guān)級(jí)描述將非常難理解。（）

A:錯(cuò)B:對(duì)答案:對(duì)采取電平觸發(fā)方式的always語句，經(jīng)過綜合之后產(chǎn)生的是純組合邏輯電路，沒有鎖存器或觸發(fā)器。（）

A:錯(cuò)B:對(duì)答案:錯(cuò)仿真包括功能仿真和時(shí)序仿真，前者不考慮信號(hào)延時(shí)等因素，后者是在選擇具體器件并完成布局布線后進(jìn)行的包含延時(shí)的仿真。（）

A:錯(cuò)B:對(duì)答案:對(duì)在VerilogHDL中，描述組合邏輯電路可以采用數(shù)據(jù)流描述、結(jié)構(gòu)化描述和行為描述中的任意一種或多種方式；三種方式并行執(zhí)行。（）

A:錯(cuò)B:對(duì)答案:對(duì)在VerilogHDL中，位運(yùn)算符的運(yùn)算優(yōu)先級(jí)高于邏輯運(yùn)算符。（）

A:錯(cuò)B:對(duì)答案:對(duì)利用有限狀態(tài)機(jī)描述時(shí)序邏輯電路時(shí)，必須把電路精準(zhǔn)地劃分為Moore類型或者M(jìn)ealy類型，否者描述的有限狀態(tài)機(jī)的功能將產(chǎn)生錯(cuò)誤。（）

A:對(duì)B:錯(cuò)答案:錯(cuò)系統(tǒng)函數(shù)$random的作用是用于產(chǎn)生隨機(jī)數(shù)。（）

A:對(duì)B:錯(cuò)答案:對(duì)在VerilogHDL中，數(shù)字的表示包括三個(gè)部分：位寬、進(jìn)制和數(shù)字；其中位寬可以省略，而進(jìn)制和數(shù)字不能省略。（）

A:錯(cuò)B:對(duì)答案:錯(cuò)過程賦值語句包括阻塞性過程賦值和非阻塞性過程賦值，前者在語句塊結(jié)束時(shí)同時(shí)完成賦值，而后者在完成賦值之后才能進(jìn)行下一行操作。（）

A:對(duì)B:錯(cuò)答案:錯(cuò)可編程邏輯器件屬于半定制專用集成電路。（）

A:錯(cuò)B:對(duì)答案:對(duì)在編碼器模塊中，普通的編碼器任何時(shí)刻只允許一個(gè)輸入端信號(hào)輸入有效，優(yōu)先編碼器允許兩個(gè)及以上的輸入端信號(hào)輸入有效。（）

A:對(duì)B:錯(cuò)答案:對(duì)VerilogHDL的結(jié)構(gòu)總是位于module和endmodule聲明語句之間。（）

A:錯(cuò)B:對(duì)答案:對(duì)在可編程邏輯器件的基本結(jié)構(gòu)中，輸出緩沖電路的作用主要是對(duì)將要輸出的信號(hào)進(jìn)行處理，一般包括三態(tài)門、寄存器等單元。（）

A:錯(cuò)B:對(duì)答案:對(duì)在進(jìn)行關(guān)系比較時(shí)，“4’b1101＜4’bxxxx”的比較結(jié)果為假。（）

A:對(duì)B:錯(cuò)答案:錯(cuò)未來集成電路技術(shù)發(fā)展的趨勢(shì)，是將整個(gè)系統(tǒng)集成到一個(gè)芯片上，這種芯片被稱為超大規(guī)模集成電路。（）

A:錯(cuò)B:對(duì)答案:錯(cuò)在VerilogHDL中，運(yùn)算符“&&”和“&”的作用沒有區(qū)別。（）

A:對(duì)B:錯(cuò)答案:錯(cuò)在VerilogHDL中提供了標(biāo)準(zhǔn)的系統(tǒng)任務(wù)用于常用的操作，比如顯示、文件輸入和輸出等，這些系統(tǒng)任務(wù)前都有標(biāo)志符“￥”加以確認(rèn)。（）

A:對(duì)B:錯(cuò)答案:錯(cuò)VerilogHDL提供了兩種條件語句的結(jié)構(gòu)，包括if-else語句和switch多路分支語句。（）

A:對(duì)B:錯(cuò)答案:錯(cuò)

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