（高清版）GBT 43536.1-2023 三維集成電路 第1部分：術(shù)語和定義

三維集成電路第1部分：術(shù)語和定義Threedimensionalintegratedcircuit—Part1:Terminologiesanddefin(IEC63011-1:2018,Integratedcircuits—Threedimensionalintegratedcircuits—Part1:Terminology,IDT)2023-12-28發(fā)布國家市場監(jiān)督管理總局國家標(biāo)準(zhǔn)化管理委員會I本文件按照GB/T1.1—2020《標(biāo)準(zhǔn)化工作導(dǎo)則第1部分：標(biāo)準(zhǔn)化文件的結(jié)構(gòu)和起草規(guī)則》的規(guī)定起草。本文件是GB/T43536《三維集成電路》的第1部分。GB/T43536已經(jīng)發(fā)布了以下部分：——第1部分：術(shù)語和定義；——第2部分：微間距疊層芯片的校準(zhǔn)要求。本文件等同采用IEC63011-1:2018《集成電路三維集成電路第1部分：術(shù)語》。本文件做了下列最小限度的編輯性改動：——為與現(xiàn)有標(biāo)準(zhǔn)協(xié)調(diào)，將標(biāo)準(zhǔn)名稱改為《三維集成電路第1部分：術(shù)語和定義》。請注意本文件的某些內(nèi)容可能涉及專利。本文件的發(fā)布機構(gòu)不承擔(dān)識別專利的責(zé)任。本文件由中華人民共和國工業(yè)和信息化部提出。本文件由全國半導(dǎo)體器件標(biāo)準(zhǔn)化技術(shù)委員會(SAC/TC78)歸口。本文件起草單位：中國電子技術(shù)標(biāo)準(zhǔn)化研究院、華進(jìn)半導(dǎo)體封裝先導(dǎo)技術(shù)研發(fā)中心有限公司、電子科技大學(xué)、池州華宇電子科技股份有限公司、中國科學(xué)院微電子研究所、中國航天科技集團公司第九研究院第七七一研究所、珠海越亞半導(dǎo)體股份有限公司。Ⅱ高性能電子系統(tǒng)需要大數(shù)據(jù)處理集成電路(IC)和存儲IC之間交換。采用垂直互連芯片堆疊多個IC為芯片之間提供了更高的數(shù)據(jù)交換率。另外，凸點、金屬柱或金屬焊盤這些傳統(tǒng)的互連和TSV能構(gòu)成三個或多個芯片集成。多IC集成環(huán)境與集成在印制電路板上有巨大差異。GB/T43536《三維集成電路》,擬由三個部分組成?！?部分：術(shù)語和定義。目的在于界定多芯片IC相關(guān)定義?！?部分：微間距疊層芯片的校準(zhǔn)要求。目的在于為使用硅通孔技術(shù)的疊層芯片在生產(chǎn)制造過程中的垂直堆疊校準(zhǔn)給出可操作、可證實的程序?！?部分：硅通孔模型及測試方法。目的在于為使用硅通孔進(jìn)行疊層封裝的芯片質(zhì)量提供可規(guī)范化的要求。1三維集成電路第1部分：術(shù)語和定義1范圍本文件界定了基于硅通孔(TSV)或凸點實現(xiàn)堆疊芯片的多芯片集成電路的術(shù)語和定義。本文件適用于基于硅通孔(TSV)或凸點實現(xiàn)堆疊芯片的多芯片集成電路的制造和測試。2規(guī)范性引用文件本文件沒有規(guī)范性引用文件。3術(shù)語和定義3.1通用術(shù)語下列術(shù)語與二次集成方法相關(guān)，二次集成指在半導(dǎo)體水平表面垂直集成集成電路的制造方法。將一個接口或互連層與另一個接口或互連層相連接的中介層。注：轉(zhuǎn)接板的目的是擴展互連層到更寬的節(jié)距或者再布線到不同的互連層。采用連接結(jié)構(gòu)將基礎(chǔ)電子元器件層間進(jìn)行堆疊的技術(shù)。注1:“基礎(chǔ)電子元器件”指晶體管、二極管、電阻器、電容器和電感器等。注2:多片互連技術(shù)的特殊情況是轉(zhuǎn)接板可只包含內(nèi)互連層，雖然在很多情況下其他電子元器件(特別是去耦電容)可被嵌入到轉(zhuǎn)接板中。三維互連3-Dbonding將兩個或多個芯片或晶圓表面電氣連接或機械連接在一起的過程。示例：芯片到芯片、芯片到晶圓及晶圓到晶圓。三維堆疊3-Dstacking實現(xiàn)兩個或多個器件間的電氣內(nèi)互連的三維鍵合操作。三維封裝3-Dpackaging使用引線鍵合、疊層封裝或嵌入印制電路板的多芯片三維集成。三維晶圓級封裝3-Dwafer-level-packaging;3-DWLP三維集成采用的晶圓級封裝技術(shù)。注：包括在晶圓制造完成后實施，涉及倒裝芯片再分布、再布線互連、扇入型封裝或者扇出型重構(gòu)晶圓級封裝。2再布線層redistributionlayer;RDL芯片上使I/O焊盤可擴展到其他位置的額外金屬層。集成多個芯片、封裝體或它們的組合集成為系統(tǒng)的單個封裝。三維堆疊集成電路3-Dstacked-integrated-circuit采用三維方法垂直互連而不使用引線鍵合的多芯片集成電路。注：三維堆疊交替使用一系列的前道(器件)和后道(互連)層。采用三維方法直接堆疊的集成電路。注：互連是在片上互連。三維堆疊的特征是既有半導(dǎo)體制造的前道工序器件的堆疊，又包含后道工序互連的堆疊。將分立的邏輯電路與存儲器用垂直的方式組合成集成電路，并采用焊球陣列(BGA)封裝。注：兩個或多個封裝堆疊在一起。將分立的封裝與封裝用垂直的方式組裝。注：兩個或多個封裝堆疊在一起。多芯片封裝multi-chip-package;MCP多個芯片封裝在一個封裝體內(nèi)。將包含兩層或多層有源電子元器件的芯片垂直和水平集成在一個電路里。芯片堆疊的多層間通過物理和電氣連接，實現(xiàn)信號傳輸。凸點bump在芯片表面制作金屬柱或球，用以提供物理和電氣連接。實現(xiàn)兩個芯片電氣互連的小尺寸凸點。芯片通過芯片下方凸點與基板互連。3硅通孔through-siliconvia;TSV貫穿硅晶圓或芯片的垂直互連通路。注：TSV示例見圖1。標(biāo)引序號說明：a——電源TSV;b——單層信號TSV;c——多層信號TSV;d——內(nèi)部芯片互連；e——堆疊芯片互連。將電能從堆疊的晶圓或芯片的一層傳送到另一層的TSV。注：示例見圖1。單層信號TSVsingledropsignalTSV將電信號從堆疊晶圓或芯片的一層傳輸?shù)搅硪粚拥腡SV。注：示例見圖1。將電信號從堆疊晶圓或芯片的一層傳輸?shù)蕉鄬拥腡SV。注：示例見圖1。內(nèi)部芯片互連inter-diejum堆疊芯片之間的TSV互連，不連接到封裝的輸出端口。連接第一個芯片和封裝端口的TSV。將信號從封裝端傳輸?shù)蕉鄬有酒腡SV。4避免TSV的機械變形導(dǎo)致電性能變化，而未布置有源電路的TSV周圍區(qū)域。非接觸式堆疊non-contactingdiestack集成了兩層或兩層以上有源器件的芯片且集成和信號傳輸?shù)亩鄬娱g沒有物理接觸。電路元件間的耦合，其中一個元件端口間的電壓在另一個元件上產(chǎn)生電荷。[來源：GB/T2900.74—2008,131-12-31,有修改]電路元件間的耦合，其中一個元件上的電流使另一個元件的端口間產(chǎn)生磁通鏈。[來源：GB/T2900.74—2008,131-12-33,有修改]在特定行和列的截面尺寸上形成的特征或器件結(jié)構(gòu)。垂直方向傳輸電荷的晶體管。硅通孔through-siliconvia;TSV貫穿硅晶圓或芯片的垂直電互連通路。對準(zhǔn)標(biāo)記alignmentkey用于儀器檢查或調(diào)整堆疊芯片對位的標(biāo)記。電容對準(zhǔn)capacitivealignment使用電容的對位方法。當(dāng)電容最大時，頂部和底部的電極板或芯片完全重疊。電感對準(zhǔn)inductivealignment使用電感的對位方法。當(dāng)電感最大時，頂部和底部的電極板或芯片完全重疊。測量與TSV結(jié)合的電容。TSV的時序延遲timingdelaythroughTSV由于TSV固有電阻和電容導(dǎo)致的傳輸延遲?？闺姶鸥蓴_electromagneticimmunity系統(tǒng)或器件在電磁干擾下性能抗衰退的能力。熱抗擾度thermalimmunity系統(tǒng)或器件在熱影響下性能抗衰退的能力。5GB/T43536.1—2023/IEC63011-1:2018串?dāng)_crosstalk電路或通道上傳輸?shù)男盘柲芰狂詈系狡渌娐坊蛲ǖ郎系默F(xiàn)象。6[2]IEC60050-161:1990InternationalElectrotechnicalVocabulary(IEV)—Part161:Electro-magneticcompatibility[3]IEC60050-411:1996InternationalElectrotechnicalVocabulary(IEV)—Part411:Rota-tingmachinery[4]IEC60050-713InternationalElectrotechnicalVocabulary(IEV)—Part713:Radiocommu-nications:transmitters,receivers,networksandoperation[5]IEC60050-714InternationalElectrotechnicalVocabulary(IEV)—Part714:Switchingandsignallingintelecommunications[6]IEC63011-2Integratedcircuits—Threedimensionalintegratedcircuits—Part2:Alignmentofstackeddieshavingfinepitchinterconnect[7]IEC63011-3Integratedcircuits—Threedimensionalintegratedcircuits—Part3:Modelandmeasurementconditionsofthrough-siliconvia7GB/T43536.1—2023/IEC63011-1:2018漢語拼音索引串?dāng)_………………3.2.28垂直晶體管………3.2.19D單層信號TSV……………3.2.11,圖1單層信號端………3.2.14倒裝芯片…………3.2.8電感對準(zhǔn)…………3.2.23電感耦合………3.2.17.2電容測試…………3.2.24電容對準(zhǔn)…………3.2.22電容耦合………3.2.17.1電源TSV…………………3.2.10,圖1疊層封裝…………3.2.2堆疊芯片的互連…………………3.2.5對準(zhǔn)標(biāo)記…………3.2.21多層信號TSV……………3.2.12,圖1多層信號端………3.2.15多片互連技術(shù)……3.1.2多芯片封裝………3.2.3F非接觸式堆疊……3.2.17封裝堆疊…………3.2.1G硅通孔……3.2.9,3.2.20K抗電磁干擾………3.2.26內(nèi)部芯片互連……………3.2.13,圖1R熱抗擾度…………3.2.27S三維堆疊…………3.1.4三維堆疊集成電路………………3.1.9三維封裝…………3.1.5三維互連…………3.1.3三維集成電路……3.1.10三維晶圓級封裝…………………3.1.6TTSV的時序延遲………………3.2.25W微凸點……………3.2.7X系統(tǒng)級封裝………3.1.8芯片堆疊…………3.2.4Z再布線層…………3.1.7轉(zhuǎn)接板……………3.1.1阻擋區(qū)……………3.2.16英文對應(yīng)索引Aalignmentkey……………………3.2.218GB/T43536.1—2023/IEC63011-1:2018Bbump……………………3.2.6Ccapacitancetest………………………3.2.24capacitivealignment…………………3.2.22contactingdiestack……………………3.2.5crosstalk………………3.2.28cross-point……………3.2.18Ddiestack………………3.2.4EFflipchip………………3.2.8Iinductivealignment……………………3.2.23inductivecoupling……………………3.2.17inter-diejumper………………………3.2.13interposer………………3.1.1Kkeep-outzone…………………………3.2.16Mmicrobump……………3.2.7multichipinterconnecttechnology……………………3.1.2multi-chip-package……………………3.2.3multipledropsignalpin………………3.2.15multipledropsignalTSV……………………NPpackageonpackage……………………3.2.2packagestack…………………………3.2.19GB/T43536.1—2023/IEC63011-1:2018powerTSV………………………3.2.10Rredistributionlayer………………3.1.7Ssingledropsignalpin…………………………3.2.14singledropsignalTSV