FPGA工程師如何-寫簡(jiǎn)歷的幾點(diǎn)建議

FPGA工程師如何一寫簡(jiǎn)歷的幾點(diǎn)建議

FPGA工程師如何寫簡(jiǎn)歷的幾點(diǎn)建議（轉(zhuǎn)載）

rickyice發(fā)表于2006-11-1010:18:00

本來是給下面一篇帖子的回復(fù)，寫了寫，覺得依舊放在前面,

看得人會(huì)多點(diǎn)。

我做了10年的FPGA了，中間也做過ASIC〔前端〕，DSP

也有10年了，嵌入式短些，只有2年。在小公司待過，也

在大公司待過，給別人寫過簡(jiǎn)歷，也收過簡(jiǎn)歷，有一點(diǎn)心得,

寫出來和大伙兒分享

1、第一要確認(rèn)你的競(jìng)爭(zhēng)力，下面的帖子在問是否會(huì)被大公

司看中，你說的知名大公司指的是哪些公司？各公司的業(yè)務(wù)

范疇和需求都不一樣。大小也專門難從人數(shù)和資產(chǎn)上界定，

我認(rèn)識(shí)一個(gè)公司只有80人，然而在業(yè)界絕對(duì)是老大，別的

公司設(shè)計(jì)產(chǎn)品都要借鑒一下他們的。聘請(qǐng)的重點(diǎn)是看你是否

能適應(yīng)公司的業(yè)務(wù)，因此，寫簡(jiǎn)歷的第一點(diǎn)是簡(jiǎn)歷要有側(cè)重

點(diǎn)，不能只有一份，ASIC工程師和FPGA工程師的要求就

不一樣，其中分前端工程師、后端工程師、編碼工程師、算

法工程師、測(cè)試工程師等等，要求不一樣，你都投一份簡(jiǎn)歷,

就專門難從HR那兒被送到實(shí)際要招人的組長(zhǎng)手里，HR會(huì)

覺得你專業(yè)或經(jīng)歷不適合。這是剛出校門的人簡(jiǎn)歷最大的弊

病。

2、大部分人簡(jiǎn)歷最大的問題是只有做過的項(xiàng)目簡(jiǎn)介，然而

沒有描述你的工作和最后的成效。要明白真正招人的專門關(guān)

懷你做過哪些項(xiàng)目，要緊關(guān)懷的是在項(xiàng)目中做了什么，達(dá)到

了什么成效。比如我往常收到的簡(jiǎn)歷就有寫做過ASIC的，

然而一看時(shí)刻只有3個(gè)月，全然不可能做完，再問問做的內(nèi)

容，要緊是做測(cè)試，如此寫是不行的。

3、另外還有成效，每一個(gè)設(shè)計(jì)應(yīng)該是功能和性能的結(jié)合。

最后要描述你實(shí)現(xiàn)了哪些功能和效率有多高。如此人家起碼

會(huì)認(rèn)為你是個(gè)嚴(yán)謹(jǐn)?shù)墓こ處?，不管ASIC依舊FPGA,最后

的性能報(bào)告差不多上專門重要的。比如E1的接口設(shè)計(jì)，專

門多人都會(huì)做，然而你能實(shí)現(xiàn)得比別人效率高、或者面積小,

就能說明你的能力。這也是面試時(shí)公司會(huì)去了解的重點(diǎn)，如

此連后面的面試你也會(huì)占優(yōu)勢(shì)。

4、一個(gè)公司的聘請(qǐng)流程〔真正招人的，不是為了人才儲(chǔ)備

的〕一樣可不能搞海選，HR把認(rèn)為差不多符合要求的簡(jiǎn)歷

給要人的組長(zhǎng)，他看好了才會(huì)通知面試，而這些人差不多上

資深工程師，你的項(xiàng)目他一看就明白有沒有水分，一樣有水

分的都難以面試，因?yàn)榻M長(zhǎng)需要的工程師是能干活少吹牛

的，寫明白你在往常的項(xiàng)目中做了什么有專門多好處，沒人

希望剛畢業(yè)的就什么都會(huì)，只要組長(zhǎng)覺得有潛質(zhì)就有期望。

因此把你做的寫清晰，組長(zhǎng)才能看出你是否有潛質(zhì)。

5、簡(jiǎn)歷里另一個(gè)誤區(qū)是體會(huì)，每個(gè)公司都需要有體會(huì)的工

程師，然而每個(gè)老總都明白，真正有體會(huì)的工程師報(bào)價(jià)可不

能低，老總但是要在能完成任務(wù)的前提下盡量解決開支的。

因此一個(gè)組常常是一個(gè)巨有體會(huì)的，帶兩個(gè)專門有體會(huì)的，

幾個(gè)有點(diǎn)體會(huì)的，加上幾個(gè)剛?cè)腴T的。因此不要夸大自己的

體會(huì)，放低姿勢(shì)，重點(diǎn)表現(xiàn)你的潛力，反而有利。組長(zhǎng)不太

喜愛要專門有體會(huì)的，因?yàn)闀?huì)打破小組的平穩(wěn)；更不喜愛巨

有體會(huì)的，會(huì)踢了自己的飯碗；因此有點(diǎn)體會(huì)的是首選，剛

入門也不錯(cuò)，因?yàn)楸容^好調(diào)教。因此剛畢業(yè)的學(xué)生只要在簡(jiǎn)

歷中讓人覺得有點(diǎn)體會(huì)就夠了。

6、簡(jiǎn)歷要重點(diǎn)突出。簡(jiǎn)歷先給HR看，他們多半不明白技

術(shù)，只是依照招人指標(biāo)看是否符合，因此一定要把你符合聘

請(qǐng)要求中的部分寫成一個(gè)模塊，比較靠前，HR一看見這部

分就ok了，后面全然不看。第二個(gè)看的人多半是你今后的

上司，因此要把他關(guān)懷的部分單獨(dú)寫幾個(gè)模塊，要詳細(xì)：你

從哪畢業(yè)〔學(xué)的什么就能夠簡(jiǎn)略〕、做過些什么、做得如何

樣、會(huì)什么、程度如何、還有哪些輔助本領(lǐng)〔技術(shù)上的〕，

最后看的人是你的大老總，他就看看你的資歷〔好評(píng)判你的

成本〕，有的企業(yè)文化好的地點(diǎn)會(huì)看看課外的愛好什么的〔都

不是要緊的〕。因此要寫得模塊分明，字得間隔要大，標(biāo)題

要明顯，讓每個(gè)人看到他想看的，盡量少費(fèi)話。沒話說寧可

少說，起碼給人一個(gè)簡(jiǎn)潔的映象。要明白FPGA或者說硬件

工程師大部分差不多上有些急脾氣的，未必耐煩看完專門長(zhǎng)

的簡(jiǎn)歷。

FPGA設(shè)計(jì)者的5項(xiàng)差不多功

得《佟林傳》里，佟林練的差不多功是''繞大樹、解皮繩〃，

然后才練成了什么''鬼影隨行、柳葉綿絲掌〃。

在我看來，成為一名說得過去的FPGA設(shè)計(jì)者，需要練

好5項(xiàng)差不多功：仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。

需要強(qiáng)調(diào)的一點(diǎn)是，以上差不多功是針對(duì)FPGA設(shè)計(jì)者

來說的，不是針對(duì)IC設(shè)計(jì)者的。關(guān)于IC設(shè)計(jì)，我不明白，

因此不敢妄言.

關(guān)于FPGA設(shè)計(jì)者來說，練好這5項(xiàng)差不多功，與用好

相應(yīng)的EDA工具是同一過程，對(duì)應(yīng)關(guān)系如下：

1.仿真：Modelsim,QuartusII(SimulatorTool)

2.綜合：QuartusII(CompilerTool,RTLViewer,Technolog

yMapViewer,ChipPlanner)

3.時(shí)序：QuartusII(TimeQues

tTimingAnalyzer,TechnologyMapViewer,ChipPlanner)

4.調(diào)試：QuartusII(SignalTapIILogicAnalyzer,VirtualJTA

G,AssignmentEditor)

5.驗(yàn)證：Modelsim,QuartusII(TestBenchTemplateWriter)

把握HDL語言盡管不是FPGA設(shè)計(jì)的全部，然而HDL語

言對(duì)FPGA設(shè)計(jì)的阻礙貫穿于整個(gè)FPGA設(shè)計(jì)流程中，與F

PGA設(shè)計(jì)的5項(xiàng)差不多功是相輔相成的。

關(guān)于FPGA設(shè)計(jì)者來說，用好''HDL語言的可綜合子

集〃能夠完成FPGA設(shè)計(jì)50%的工作——設(shè)計(jì)編碼。

練好仿真、綜合、時(shí)序分析這3項(xiàng)差不多功，關(guān)于學(xué)習(xí)

''HDL語言的可綜合子集〃有如下關(guān)心：

1.通過仿真，能夠觀看HDL語言在FPGA中的邏輯行

為。2.通過綜合，能夠觀看HDL語言在FPGA中的物理

實(shí)現(xiàn)形式。

3.通過時(shí)序分析，能夠分析HDL語言在FPGA中的物

理實(shí)現(xiàn)特性。

關(guān)于FPGA設(shè)計(jì)者來說，用好''HDL語言的驗(yàn)證子

集〃，能夠完成FPGA設(shè)計(jì)另外50%的工作——調(diào)試驗(yàn)證。

1.搭建驗(yàn)證環(huán)境，通過仿確實(shí)手段能夠檢驗(yàn)FPGA設(shè)計(jì)

的正確性。

2.全面的仿真驗(yàn)證能夠減少FPGA硬件調(diào)試的工作量。

3.把硬件調(diào)試與仿真驗(yàn)證方法結(jié)合起來，用調(diào)試解決仿

真未驗(yàn)證的問題，用仿真保證差不多解決的問題不在調(diào)試中

再現(xiàn)，能夠建立一個(gè)回來驗(yàn)證流程，有助于FPGA設(shè)計(jì)項(xiàng)目

的愛護(hù)。

FPGA設(shè)計(jì)者的這5項(xiàng)差不多功不是孤立的，必須結(jié)合

使用，才能完成一個(gè)完整的FPGA設(shè)計(jì)流程。反過來說，通

過完成一個(gè)完整的設(shè)計(jì)流程，才能最有效地練習(xí)這5項(xiàng)基

本功。對(duì)這5項(xiàng)差不多功有了初步認(rèn)識(shí)，就能夠逐個(gè)深入學(xué)

習(xí)一些，然后把學(xué)到的知識(shí)再次用于完整的設(shè)計(jì)流程。如此

反復(fù)，就能夠逐步提高設(shè)計(jì)水平。采納如此的循序漸進(jìn)、

螺旋式上升的方法，只要通過培訓(xùn)入了門，就能夠自學(xué)自練,

自我提高。

市面上出售的有關(guān)FPGA設(shè)計(jì)的書籍為了保證結(jié)構(gòu)的完

整性，對(duì)FPGA設(shè)計(jì)的每一個(gè)方面分開介紹，每一方面盡

管深入，然而由于缺少其他相關(guān)方面的支持，讀者專門難付

諸實(shí)踐，只有通讀完全書才能對(duì)FPGA設(shè)計(jì)獲得一個(gè)整體

的認(rèn)識(shí)。如此的書籍，作為工程培訓(xùn)指導(dǎo)書不行，能夠作為

某一個(gè)方面進(jìn)階的參考書。如何使用現(xiàn)有的書籍進(jìn)行自學(xué)，

這是后話。

對(duì)于新入職的職員來說，他們往往對(duì)FPGA的整體設(shè)

計(jì)流程有了初步認(rèn)識(shí)，5項(xiàng)差不多功的某幾個(gè)方面可能專門

扎實(shí)。然而由于某個(gè)或某幾個(gè)方面能力的欠缺，限制了他

們獨(dú)自完成整個(gè)設(shè)計(jì)流程的能力。入職培訓(xùn)的目的確實(shí)是關(guān)

心他們把握整體設(shè)計(jì)流程，培養(yǎng)自我獵取信息的能力，通過

幾個(gè)設(shè)計(jì)流程來回的訓(xùn)練，形成自我促進(jìn)、自我進(jìn)展的良

性循環(huán)。在這一過程中，隨著對(duì)工作涉及的知識(shí)的廣度和深

度的認(rèn)識(shí)逐步清晰，新職員的自信心也會(huì)逐步增強(qiáng)，對(duì)個(gè)人

的進(jìn)展方向也會(huì)逐步明確，才能積極主動(dòng)地參與到工程項(xiàng)

目中來。

FPGA與CPLD內(nèi)部結(jié)構(gòu)區(qū)別？

CPLD

以altraMAX7000這種PLD為例，可分為三塊結(jié)

構(gòu)：宏單元(Marocell),可編程連線［PIA)和I/O操縱塊。

宏單元是PLD的差不多結(jié)構(gòu)，由它來實(shí)現(xiàn)差不多的邏輯功能。

可編程連線負(fù)責(zé)信號(hào)傳遞，連接所有的宏單元。I/O操縱塊

負(fù)責(zé)輸入輸出的電氣特性操縱，比如能夠設(shè)定集電極開路輸

出，擺率操縱，三態(tài)輸出等。

這種基于乘積項(xiàng)〔實(shí)際確實(shí)是與或陣列〕的PL

D差不多差不多上由EEPROM和Flash工藝制造的，一上電就

能夠工作，無需其他芯片配合。布線方式是全局的，因此延

時(shí)可推測(cè)。CPLD適合做邏輯設(shè)計(jì)。

FPGA

FPGA基于LUT,LUT本質(zhì)上確實(shí)是一個(gè)RAM,每

一個(gè)LUT能夠看成一個(gè)有4位地址線的16x1的RAMo這也是

什么緣故FPGA需要外接一個(gè)rom來上電配置。

以xilinx的Spartan-II為例,要緊包括CLBs,

I/O塊，RAM塊和可編程連線。在spartanTI中，一個(gè)CLB

包括2個(gè)Slices,每個(gè)slices包括兩個(gè)LUT,兩個(gè)觸發(fā)器和

相關(guān)邏輯。Slices能夠看成是Spartanll實(shí)現(xiàn)邏輯的最差

不多結(jié)構(gòu)。

FPGA的制造工藝確定了FPGA芯片中包含的L

UT和觸發(fā)器的數(shù)量專門多，往往差不多上幾千上萬，PLD一

樣只能做到512個(gè)邏輯單元，而且假如用芯片價(jià)格除以邏輯

單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本大大低于PLD。因此

假如設(shè)計(jì)中使用到大量觸發(fā)器，例如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏

輯，那么使用FPGA確實(shí)是一個(gè)專門好選擇。

2.Latch和Register區(qū)別？行為描述中Latch如何產(chǎn)生？

本質(zhì)的區(qū)別在于：latch是電平觸發(fā)，「eg是邊沿觸發(fā)。

時(shí)序設(shè)計(jì)中盡量使用reg觸發(fā)。

行為描述中，假如對(duì)應(yīng)所有可能輸入條件，有的輸入沒有

對(duì)應(yīng)明確的輸出，系統(tǒng)會(huì)綜合出latch。

比如：always@(aorb)//缺少else語句

begin

if(a==l)

q<=b;

end

3■對(duì)競(jìng)爭(zhēng)冒險(xiǎn)的明白得，以及如何排除？

在組合邏輯中，由于門的輸入信號(hào)通路中通過了不同的

延時(shí)，導(dǎo)致到達(dá)該門的時(shí)刻不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。

假如布爾式中有相反的信號(hào)那么可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。

解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電

容。

4,用Verilog設(shè)計(jì)一個(gè)5分頻器。

5分頻，奇數(shù)分頻都能夠類似這么做，只需要改divl和

div2的參數(shù)。divl為奇數(shù)分頻除2的余數(shù)。采納上升延和

下降延分別觸發(fā)不同波形，最后疊加的方式產(chǎn)生奇數(shù)分頻。

moduledivfreq(elk,clklx,rst,clklxpose,clklxne

ge,coutpose,coutnege);

inputelk;

inputrst;

outputclklx;

outputclklxpose;

outputclklxnege;

output[2:0]coutpose;

output[2:0]coutnege;

regclklxpose;

regclklxnege;

reg[2:0]coutpose;

reg[2:0]coutnege;

parameterdivl=2,div2=4;〃divl=5/2,

div2=5-1

assignclklx=clklxpose|clklxnege;

always@(Dosedgeelkornegedgerst)

begin

if(!rst)

clklxpose=0;

elseif(coutpose==divl)

clklxpose=-clklxpose;

elseif(coutpose==div2)

clklxpose=~clklxpose;

else

clklxpose=clklxpose;

end

always@(negedgeelkornegedgerst)

begin

if(!rst)

clklxnege=0;

elseif(coutnege==divl)

clklxnege=~clklxnege;

elseif(coutnege==div2)

clklxnege=~clklxnege;

else

clklxnege=clklxnege;

end

alwavs@(Dosedgeelkornegedgerst)

begin

if(!rst)

coutpose=0;

elseif(coutpose==div2)

coutpose=0;

else

coutpose=coutpose+1;

end

always@(reqedqeelkornegedgerst)

begin

if(!rst)

coutnege=0;

elseif(coutnege==div2)

coutnege=0;

else

coutnege=coutnege+1;

end

endmodule

寫給立即畢業(yè)的電子信息工程專業(yè)的女生

寫給立即畢業(yè)的電子信息工程專業(yè)的女生

在那個(gè)地點(diǎn)，我沒有言傳身教的意思。只是想依照自己和周

圍同學(xué)的一些就業(yè)經(jīng)歷，寫點(diǎn)小建議，期望給那個(gè)專業(yè)的師

妹們一點(diǎn)啟發(fā)。

、連續(xù)深造VS找工作。

在就業(yè)競(jìng)爭(zhēng)專門猛烈的今天，也許大伙兒大三起就開始憂心

自己畢業(yè)后該何去何從了。擺在大伙兒面前最為清晰的，是

兩條路：連續(xù)深造〔考研/留學(xué)〕和找工作。

現(xiàn)在研究生擴(kuò)招給大伙兒提供了專門好的深造的機(jī)會(huì)。然而

一定要清晰自己什么緣故要考研。千萬不要只是為了躲避就

業(yè)的壓力。

假如你不是熱愛學(xué)習(xí)的好學(xué)生，讀研究生所學(xué)到的東西并不

見得比在工作中學(xué)到的要多；假如你對(duì)學(xué)習(xí)充滿熱誠(chéng)，并有

信心有毅力堅(jiān)持攻克技術(shù)難點(diǎn)，那么，留下來連續(xù)深造一定

可不能錯(cuò)。

在社會(huì)上，研究生和本科生的最大區(qū)別在什么地點(diǎn)呢？專門

多企業(yè)，專門是中小企業(yè)，更看中的是綜合能力而不是文憑。

而大的企業(yè)，專門是外企，會(huì)將那個(gè)分的專門明白，一樣研

究生的工資比本科生要高一點(diǎn)點(diǎn)。

我的建議是：假如你想在大企業(yè)中混到高層，考研一定可不

能錯(cuò)！假如你想放手自己博一博，就不必畢業(yè)就讀研。

考研前好好想清晰，分析下自己的性格，假如你野心專門大、

不太安分、專門有方法、情愿闖出一片自己的天空，有鮮亮

的個(gè)性，畢業(yè)就考研看起來不太合適。能夠先投身社會(huì)，在

工作的積存和摸索中找到自己的愛好點(diǎn)和長(zhǎng)項(xiàng)后，再業(yè)余補(bǔ)

充專業(yè)知識(shí)。否那么，讀完研究生后才發(fā)覺專業(yè)和自己的理

想有分歧，會(huì)阻礙了挖掘自己潛力的最好時(shí)機(jī)。同時(shí)還會(huì)因

為自己在專業(yè)上付出太多，不舍得為理想舍棄專業(yè)知識(shí)，從

而束縛了自身的進(jìn)展。

假如你對(duì)現(xiàn)在所學(xué)的專業(yè)專門有愛好，或者你期望自己以后

在某個(gè)領(lǐng)域有穩(wěn)固的進(jìn)展，你專門塌實(shí)、安分、穩(wěn)重、好學(xué),

就能夠毫不猶疑的考研。

事實(shí)上要明明白白的想清晰，并作出取舍，并不是一件容易

的情況。在對(duì)某些情況做出選擇的時(shí)候，第一把他們放在同

一高度上面。人不可能同時(shí)追兩只兔子，明白得取舍和舍棄

的人才是聰慧的。

二、找工作前的預(yù)備工作

當(dāng)你決定開始找工作的時(shí)候，一定要明白：第一份工作專門

重要！它會(huì)在專門大程度上左右你今后的進(jìn)展。我和我的同

學(xué)們，在畢業(yè)幾年后的今天，慢慢從同一起跑線上拉開了差

距，那個(gè)差距，確實(shí)是由第一份工作的工種之差導(dǎo)致的。

也許你上了許多的就業(yè)輔導(dǎo)課，看了許多的就業(yè)指導(dǎo)書，咨

詢過爸爸媽媽、老師、師兄師姐。大伙兒都會(huì)從各個(gè)角度給

你意見。我總結(jié)了一句話：''把握主動(dòng)權(quán)，眼光放長(zhǎng)遠(yuǎn)?！?/p>

什么叫''把握主動(dòng)權(quán)〃呢？

專門多人會(huì)把找工作當(dāng)作一個(gè)艱澀的任務(wù)，認(rèn)為只要能找到

和專業(yè)相關(guān)的一份工作就謝天謝地了。事實(shí)上，找工作和考

試是一回事，要找到方法、抓住重點(diǎn)。我覺得第一要把握主

動(dòng)權(quán)，不要被用人單位牽著鼻子走。

我有專門多同學(xué)，畢業(yè)的時(shí)候找工作挺順利的，然而一工作

就開始叫苦連天，頻頻跳槽，從而蜻蜓點(diǎn)水般，混了幾年，

什么都不透不專，白白白費(fèi)光陰。

大伙兒不妨按我說的方法試試看：

L參加聘請(qǐng)前先把自己感愛好的單位和職位勾出來。各種各

樣的工種是否讓你眼花繚亂？如何才明白哪個(gè)職位適合自

己，如何去做預(yù)備，是順利應(yīng)聘過關(guān)的關(guān)鍵。電子工程師、

單片機(jī)開發(fā)、軟件工程師、硬件工程師、項(xiàng)目工程師、品質(zhì)

治理、系統(tǒng)分析員、項(xiàng)目治理員……太多太多職位都和電子

信息工程有關(guān)了。你一定要做足工夫，去網(wǎng)上查找也好，詢

問前輩也好，弄清各個(gè)工種到底是做什么的，他們之間有什

么區(qū)別和聯(lián)系，進(jìn)展前途如何。〔記得那個(gè)工作一定要做哦!

能夠充分利用網(wǎng)絡(luò)資源來找答案〕

例如電子工程師和硬件工程師，乍一看看起來沒有什么太大

的區(qū)別，事實(shí)上學(xué)問大著呢。通常情形下，硬件工程師多做

研發(fā)工作，要求工作體會(huì)，對(duì)產(chǎn)品性能的熟悉度、對(duì)模擬數(shù)

字電路設(shè)計(jì)能力等要求專門高。而電子工程師一樣是輔助工

程/生產(chǎn)部門，要求相關(guān)于硬件工程師較低一點(diǎn)，那個(gè)職位對(duì)

應(yīng)聘者使用工具的能力〔ORCAD、POWERPCB、OFFICE

軟件等〕有要求，那個(gè)職位會(huì)接觸到比較多的畫圖、制作BOM

表、文檔治理等。同時(shí)還對(duì)一般的電路設(shè)計(jì)、元器件的熟悉

度有要求。

熟悉完不同職務(wù)的區(qū)別與要求后，接下來就要熟悉下你所要

應(yīng)聘的單位的產(chǎn)品及其進(jìn)展了，那個(gè)能夠上該公司網(wǎng)站去查

一下，專門方便。

然后依照你得到的信息做預(yù)備工作，花一個(gè)星期惡補(bǔ)下相關(guān)

專業(yè)知識(shí)。知己知彼，定能百戰(zhàn)不殆。

按上面的步驟來預(yù)備，你就專門好的把握了主動(dòng)權(quán)。可不能

因?yàn)椴挥浀昧颂鄬I(yè)知識(shí)，應(yīng)聘前忙的抓狂卻不的要領(lǐng)

了。另外，應(yīng)聘不同的職務(wù)要相應(yīng)的制作不同的簡(jiǎn)歷，把別

人感愛好的東西出現(xiàn)出來，也是制勝的要領(lǐng)哦~

我有一個(gè)同學(xué)，他應(yīng)聘了一份自己專門感愛好但和專業(yè)并不

太相關(guān)的職業(yè)，他只花了幾天，把那個(gè)公司好好鉆研了一下,

把自己想做的職務(wù)好好了解了一下，然后針對(duì)該公司對(duì)崗位

的要求做了一份簡(jiǎn)歷。結(jié)果因此是得償所愿拉。該同學(xué)的職

業(yè)生涯進(jìn)展的專門順。

即使你當(dāng)時(shí)的技能對(duì)這份職業(yè)來說還有一定差距，但用人單

位更重視的是你對(duì)這份工作的熱情和態(tài)度。技能能夠在工作

中補(bǔ)上，熱情和態(tài)度卻是專門難培養(yǎng)的。

眼光放長(zhǎng)遠(yuǎn)

相信你做完上面說的預(yù)備工作以后，會(huì)對(duì)每個(gè)工種有所了

解，內(nèi)心也規(guī)劃了一個(gè)自己的職業(yè)進(jìn)展圖。那個(gè)時(shí)候，不要

太在意第一份工作的工資。只要那個(gè)工種你感愛好，覺得有

進(jìn)展空間，就值得你去做。在工作中得到的體會(huì)才是最寶貴

的財(cái)寶。想想看，剛?cè)スぷ?，自己能力還不夠，有人開工資

讓你學(xué)習(xí)，偷笑都來不及呢！我有個(gè)同學(xué)，剛畢業(yè)的時(shí)候工

資專門低，然而工種不錯(cuò)?，F(xiàn)在工資翻了不明白多少番了。

最后，盡可能的去正規(guī)的、規(guī)模稍大一點(diǎn)的公司。如此的公

司制度完善、各個(gè)方面都有保證，也有專門多培訓(xùn)的機(jī)會(huì)。

大公司人才濟(jì)濟(jì)，對(duì)培養(yǎng)自己各方面的能力專門有關(guān)心，另

外，從大公司跳槽出來，找工作更方便一點(diǎn)。

FPGA面試試題集錦

1、同步電路和異步電路的區(qū)別是什么？〔仕蘭微電子〕

2、什么是同步邏輯和異步邏輯？〔漢王筆試〕

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘

之間沒有固定的因果關(guān)系。

3、什么是“線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具

體要求？〔漢王筆試〕

線與邏輯是兩個(gè)輸出信號(hào)相連能夠?qū)崿F(xiàn)與的功能。在硬件

上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大,

而燒壞邏輯門。同時(shí)

在輸出端口應(yīng)加一個(gè)上拉電阻。

4、什么是Setup和Holdup時(shí)刻？〔漢王筆試〕

5、setup和holdup時(shí)刻，區(qū)別.〔南山之橋〕

6、說明setuptime和holdtime的定義和在時(shí)鐘信號(hào)延

遲時(shí)的變化?！参粗?/p>

7、說明setup和holdtimeviolation,畫圖說明,并說

明解決方法?！餐IA

2003.11.06上海筆試試題)

Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間

的時(shí)刻要求。建立時(shí)刻是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來

往常，數(shù)據(jù)穩(wěn)固不變的

時(shí)刻。輸入信號(hào)應(yīng)提早時(shí)鐘上升沿〔如上升沿有效〕T時(shí)刻

到達(dá)芯片，那個(gè)T確實(shí)是建立時(shí)刻-Setuptime.如不滿足

setuptime,那個(gè)數(shù)據(jù)就不

能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)

才能被打入觸發(fā)器。保持時(shí)刻是指觸發(fā)器的時(shí)鐘信號(hào)上升

沿到來以后，數(shù)據(jù)穩(wěn)

定不變的時(shí)刻。假如holdtime不夠，數(shù)據(jù)同樣不能被打

入觸發(fā)器。

建立時(shí)刻(SetupTime)和保持時(shí)刻(Holdtime)。建立

時(shí)刻是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)刻。

保持時(shí)刻是指時(shí)鐘跳變

邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)刻。假如不滿足建立和保

持時(shí)刻的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)顯現(xiàn)

metastability的情

況。假如數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后連續(xù)的時(shí)刻均超過建立

和保持時(shí)間，那么超過量就分別被稱為建立時(shí)刻裕量和保

持時(shí)刻裕量。

8、說說對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的明白得，并舉例說明

競(jìng)爭(zhēng)和冒險(xiǎn)如何樣排除?！彩颂m微電子〕

9、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？如何樣判定？如何排除？〔漢

王筆試〕

在組合邏輯中，由于門的輸入信號(hào)通路中通過了不同的延

時(shí)，導(dǎo)致到達(dá)該門的時(shí)刻不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。

假如布爾式中有相反

的信號(hào)那么可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加

布爾式的消去項(xiàng)，二是在芯片外部加電容。

10、你明白那些常用邏輯電平？TTL與COMS電平能夠直

截了當(dāng)互連嗎？〔漢王筆試〕

常用邏輯電平：12V,5V,3.3V；TTL和CMOS不能夠直

截了當(dāng)互連，由于TTL是在0.3-3.6V之間，而CMOS那

么是有在12V的有在5V的。CMOS輸出接到

「TL是能夠直截了當(dāng)互連。TTL接到CMOS需要在輸出端

口加一上拉電阻接到5V或者12Vo

11、如何解決亞穩(wěn)態(tài)?！诧w利浦一大唐筆試〕

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)刻段內(nèi)達(dá)到一個(gè)可確

認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞

穩(wěn)態(tài)時(shí)，既無法推測(cè)該單元的輸出電平，也無法推測(cè)何時(shí)輸

出才能穩(wěn)固在某個(gè)正確的電平

上。在那個(gè)穩(wěn)固期間，觸發(fā)器輸出一些中間級(jí)電平，或者可

能處于振蕩狀態(tài)，同時(shí)這種無

用的輸出電平能夠沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播

下去。

12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別?！材仙街畼颉?/p>

13、MOORE與MEELEY狀態(tài)機(jī)的特點(diǎn)?！材仙街畼颉?/p>

14、多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域?！材仙街畼颉?/p>

15、給了reg的setup,hold時(shí)刻，求中間組合邏輯的delay

范疇。〔飛利浦一大唐筆試〕

Delay<period-setup-hold

16、時(shí)鐘周期為T,觸發(fā)器DI的建立時(shí)刻最大為Tlmax,

最小為Timin。組合邏輯電路最大延

遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時(shí)刻

T3和保持時(shí)刻應(yīng)滿足什么條件?！踩A

為〕

17、給出某個(gè)一樣時(shí)序電路的圖，有

Tsetup,Tdelay,Tck->q,還有clock的delay,寫出決

定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式?！餐IA

2003.11.06上海筆試試題）

18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。〔威盛VIA

2003.11.06上海筆試試題）

19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善

〔威盛

timingoVIA

2003.11.06上海筆試試題)

20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵

路徑是什么，還問給出輸入，

使得輸出依靠于關(guān)鍵路徑?！参粗?/p>

21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序〔同步異步差異〕，

觸發(fā)器有幾種〔區(qū)別，優(yōu)

點(diǎn)〕，全加器等等?！参粗?/p>

22、卡諾圖寫出邏輯表達(dá)使?！餐IA2003.1L06上

海筆試試題〕

23、化簡(jiǎn)F(A,B,C,D)=m(l,3,4,5,10,11,12,13,14,15)

的和?！餐ⅰ?/p>

24、pleaseshowtheCMOSinverterschmaticjayout

anditscrosssectionwithP-

wellprocess.Plotitstransfercurve(Vout-Vin)And

alsoexplainthe

operationregionofPMOSandNMOSforeach

segmentofthetransfercurve?〔威

盛筆試題circuitdesign-beijing-03.11.09)

25、TodesignaCMOSinvertorwithbalanceriseand

falltime,pleasedefine

therationofchannelwidthofPMOSandNMOSand

explain?

26、什么緣故一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管

的寬長(zhǎng)比大？〔仕蘭微電子〕

27、用mos管搭出一個(gè)二輸入與非門?！矒P(yáng)智電子筆試〕

28、pleasedrawthetransistorlevelschematicofa

emos2inputANDgateand

explainwhichinputhasfasterresponseforoutput

risingedge.(lessdelay

time)o〔威盛筆試題circuitdesign-beijing-03.11.09)

29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有

transistorlevel的電路。(Infineon筆

試〕

30、畫出CMOS的圖，畫出tow-to-onemuxgate?！餐?/p>

盛VIA2003.11.06上海筆試試題)

31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或?！诧w利浦一

大唐筆試〕

32、畫出Y=A*B+C的emos電路圖?！部茝V試題)

33、用邏輯們和emos電路實(shí)現(xiàn)ab+cd?！诧w利浦一大唐

筆試〕

34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)

Y=A*B+C(D+E)?！彩颂m微電子〕

35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'。［未知)

36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少

數(shù)量的與非門實(shí)現(xiàn)〔實(shí)際上確實(shí)是化

簡(jiǎn)〕。

37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理

圖，依照輸入波形畫出各點(diǎn)波形。

(Infineon筆試)

38、為了實(shí)現(xiàn)邏輯〔AXORB〕OR(CANDD),請(qǐng)選

用以下邏輯中的一種，并說明為什

么？1)INV2〕AND3〕0R4〕NAND5〕NOR6〕

XOR答案：NAND〔未知)

39、用與非門等設(shè)計(jì)全加法器。〔華為〕

40、給出兩個(gè)門電路讓你分析異同。〔華為〕

41、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…〔仕

蘭微電子〕

42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F〔也確

實(shí)是假如A,B,C,D,E中1的個(gè)數(shù)比0

多，那么F輸出為1,否那么F為0〕，用與非門實(shí)現(xiàn)，輸

入數(shù)目沒有限制?！参粗?/p>

43、用波形表示D觸發(fā)器的功能?！矒P(yáng)智電子筆試〕

44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器?！矒P(yáng)智電子筆

試〕

45、用邏輯們畫出D觸發(fā)器?！餐IA2003.1L06上

海筆試試題）

46、畫出DFF的結(jié)構(gòu)圖，用verilog實(shí)現(xiàn)之?！餐ⅰ?/p>

47、畫出一種CMOS的D鎖存器的電路圖和版圖?！参粗?/p>

48、D觸發(fā)器和D鎖存器的區(qū)別?！残绿布嬖嚒?/p>

49、簡(jiǎn)述latch和filp-flop的異同。［未知）

50、LATCH和DFF的概念和區(qū)別。〔未知）

51>latch與register的區(qū)別，什么緣故現(xiàn)在多用register.

行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。

〔南山之橋〕

52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖?！踩A

為〕

53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？〔漢王

筆試〕

54、如何樣用D觸發(fā)器、與或非門組成二分頻電路？〔***

筆試〕

55、Howmanyflip-flopcircuitsareneededtodivide

by16?（Intel）16分頻?

56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器，輸入

carryin和current-stage,輸出

carryout^next-stage.［未知）

57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。〔華為〕

58、實(shí)現(xiàn)N位JohnsonCounter,N=5?！材仙街畼颉?/p>

59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)

計(jì)數(shù)器，15進(jìn)制的呢？〔仕蘭

微電子〕

60、數(shù)字電路設(shè)計(jì)因此必問Verilog/VHDL,如設(shè)計(jì)計(jì)數(shù)器。

〔未知〕

61、BLOCKINGNONBLOCKING賦值的區(qū)別?！材仙街?/p>

橋〕

62、寫異步D觸發(fā)器的verilogmodule?！矒P(yáng)智電子筆試〕

moduledff8(clk,reset,d,q);

inputelk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

always@(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？〔漢王筆

試〕

moduledivide2(elk,clk_o,reset);

inputelk,reset;

outputclk_o;

wirein;

regout;

always@(posedgeelkorposedgereset)

if(reset)

out<=0;

else

out<=in;

assignin=~out;

assignclk_o=out;

endmodule

64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：

a)你所明白的可編程邏輯器

件有哪些？b)試用VHDL或VERILOG、ABLE描述8位

D觸發(fā)器邏輯。〔漢王筆試〕

PAL,PLD,CPLD,FPGAo

moduledff8(clk,reset,d,q);

inputelk;

inputreset;

inputd;

outputq;

regq;

always@(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

65、請(qǐng)用HDL描述四位的全加法器、5分頻電路?！彩颂m

微電子〕

66、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)

器。〔未知〕

67、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)排除一個(gè)

glitcho〔未知〕

68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)〔只是那個(gè)狀態(tài)機(jī)畫

的實(shí)在比較差，專門容易誤解

的〕?！餐IA2003.11.06上海筆試試題〕

69、描述一個(gè)的交通信號(hào)燈設(shè)計(jì)?！彩颂m微電子〕

70、畫狀態(tài)機(jī)，同意1,2,5分錢的賣報(bào)機(jī)，每份報(bào)紙5

分錢?！矒P(yáng)智電子筆試〕

71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣sod