低功耗袁軍140225詳解

重慶郵電大學(xué)—光電工程學(xué)院

低功耗CMOS集成電路設(shè)計

袁軍：yuanjun@12Outline課程基本情況

低功耗概述低功耗-發(fā)展需求CMOSIC功耗定義低功耗設(shè)計技術(shù)綜述總結(jié)3課程基本情況

題目低功耗CMOS集成電路設(shè)計CMOS主流工藝LP（LowPower）功能、吞吐率（頻率）面積、功耗現(xiàn)代LP設(shè)計追求的目標(biāo)不以犧牲性能為代價來實現(xiàn)LP4為什么要學(xué)這門課？從事高端CMOS

IC設(shè)計的需要目前研發(fā)的CMOSIC95％都必須進(jìn)行LP設(shè)計低端（低速、小規(guī)模）IC可以不考慮LP設(shè)計為什么高端IC都要考慮LP設(shè)計？便攜產(chǎn)品普及用于便攜產(chǎn)品的IC均要求LP設(shè)計用于非便攜產(chǎn)品的IC很多也需要LP設(shè)計降低日常能耗成本封裝、制冷會增加產(chǎn)品成本，降低競爭力過熱會導(dǎo)致IC可靠性急劇下降，電子系統(tǒng)極不穩(wěn)定高速、高度集成的IC均必須進(jìn)行LP設(shè)計5授課目標(biāo)對CMOSIC中的功耗源有深刻理解對常用LP技術(shù)有感性認(rèn)識為今后從事LP電路與系統(tǒng)設(shè)計，奠定理論基礎(chǔ)了解目前LP設(shè)計的常用EDA工具6先修課CMOSIC設(shè)計CMOS工藝CMOS器件MOS管、二極管CMOS數(shù)字集成電路設(shè)計邏輯門鎖存器（Latch）、觸發(fā)器（flip-flop）ALU、乘法器、DSP、CPUMemory等CMOS模擬集成電路設(shè)計7如何學(xué)好這門課？有較好的數(shù)字IC設(shè)計基礎(chǔ)方便理解LP設(shè)計的一些實例每一項LP設(shè)計技術(shù)，都盡量結(jié)合實例來講必要時會補充，以利于理解LP理解LP技術(shù)的實質(zhì)，抓根本各種LP設(shè)計技術(shù)屬于研究結(jié)論各種LP技術(shù)相對分散，且往往彼此無關(guān)，但都與功耗源有關(guān)8參考書ChristianPiguet,陳力穎譯，《低功耗CMOS電路設(shè)計-邏輯設(shè)計與CAD》，科學(xué)出版社《LowPowerMethodologyManualForSystem-on-ChipDesign》片上系統(tǒng)設(shè)計的低功耗方法手冊《低壓低功耗CMOS/BiCMOS超大規(guī)模集成電路》其他專著LowPowerdesignindeepsubmicronelectronicsWolfgangNebel,etc,KluwerAcademicPublishersAdvancedlow-powerdigitalcircuittechniquesMuhammadS.Elrabaa,etc,KluwerAcademicPublishersLow-voltage/Low-powerintegratedcircuitsandsystems:low-voltagemixed-signalcircuitsEdgarSanchezSinencio,etcLowPowerDigitalCMOSDesign,A.P.CharldraitasaIL,etc,KluwerAcademicPublishersIEEE數(shù)據(jù)庫等LP相關(guān)文獻(xiàn)9成績評定成績考核方式——平時成績+考試平時成績（30%）：作業(yè)+出勤率出勤率：<80%取消考試資格。作業(yè)：平時作業(yè)或者大作業(yè)期末考試（70%）最終成績=30%（20+10）+70%10低功耗-發(fā)展需求

11IC發(fā)展歷程與功耗晶體管替代電子管（1948）由W—102mW量級更主要的：晶體管可集成IC替代晶體管（1958）由102mW—mW初期為BJTICCMOS替代Bipolar1963發(fā)明，集成度高，70－80‘s興起由mW—W；為目前主流IC工藝12LP問題凸現(xiàn)80‘s未提出CMOS功耗問題3

，10MHz，CMOS靜態(tài)功耗趨于090’s進(jìn)入SM、DSM時代特征尺寸下降，芯片面積增大，集成度提高特征尺寸下降導(dǎo)致器件密度增加：105晶體管/mm2速度增加：

5GHz，數(shù)字運算－充放電過程－功耗功耗問題出現(xiàn)90年的初1993PentiumI，預(yù)計功耗7W，實測17W，使設(shè)計師大吃一驚提出功耗問題功耗如此之大計算如此不準(zhǔn)要研究功耗源、如何LP、自動LP工具要研究如何精確估算功耗并開發(fā)估算工具13功耗增長情況Intel微處理器：80386僅1W，P4功耗達(dá)82W，Prescott功耗100W。2009年，Intel的CEOPatGelsinger預(yù)測：2010年Intel制造的微處理器集成10億個晶體管，主頻30GHz，其功率密度將與核電站的相當(dāng)。14功耗增長的速度和趨勢過去：主關(guān)注：速度、面積次關(guān)注：功耗現(xiàn)在：功耗、速度、面積同等地位15功耗和功耗密度的增長情況Power/powerdensitygrowthinASICs/ICs16功耗/功耗密度為何在持續(xù)增長？特征尺寸不斷減小，集成度一直提高單位面積上可以制造更多MOS管晶體管密度每18個月加倍工作頻率一直提高M(jìn)OS管的固有頻率增大，以更高的速度工作標(biāo)準(zhǔn)單元的門級數(shù)量增加趨勢17LP設(shè)計的必要性保持、提高便攜產(chǎn)品的“便攜”性便攜產(chǎn)品極大普及便攜電腦，移動通訊，多媒體終端，助聽器，數(shù)碼相機，數(shù)碼攝像機等希望功能強大、體積小、重量輕、電池耐力長手機功能強大：日程安排、游戲、拍照、攝像、上互連網(wǎng)，重量小于4ounce，使用時間大于3小時，待機大于5天電池技術(shù)落后于IC技術(shù)的發(fā)展不進(jìn)行低功耗設(shè)計的多媒體終端功耗40W左右鋰離子電池：60W-hour/公斤，10小時使用需8公斤甲醇燃料電池鎳-鎘電池鉛酸電池鋰離子電池18低功耗的應(yīng)用用電池提供電源的便攜式系統(tǒng)筆記本電腦、掌上電腦、語言翻譯器、音樂播放器等微處理器功耗，I/O設(shè)備功耗，如硬盤、LCD等移動通信產(chǎn)品移動電話、無線通信、PDA、傳呼機等高性能工作站和計算機的處理器其他應(yīng)用WLAN、計算器、助聽器等19電池技術(shù)發(fā)展速度落后于IC技術(shù)晶體管密度每1.5年加倍；電池容量每5年加倍20LP設(shè)計的必要性降低產(chǎn)品成本，提高產(chǎn)品競爭力如不進(jìn)行低功耗設(shè)計，500MHzCPU功耗高達(dá)300W熱梯度（溫度梯度）會產(chǎn)生機械應(yīng)力日常能耗成本快速散熱要求導(dǎo)致封裝和制冷成本提高1-2W時可用便宜的塑封從塑封到陶瓷封裝，封裝價格增加4倍當(dāng)功耗大于50W時，必須加風(fēng)扇IT辦公環(huán)境中的主要噪聲源Intel最新的安騰處理器Itanium2的功耗達(dá)130W，需要昂貴的封裝，熱沉和制冷設(shè)備21LP設(shè)計的必要性Intel最新的安騰處理器Itanium2的功耗達(dá)130W，需要昂貴的封裝，熱沉和制冷設(shè)備22成本與功耗/功耗密度的關(guān)系2004年市面上銷售的SocketA/370的散熱器成本vs功耗密度23LP設(shè)計的必要性降低失效率，提高可靠性硬失效&軟失效焦耳熱效應(yīng)，高溫加劇硅失效；每增加100C，失效率加倍溫度升高，還導(dǎo)致熱載流子、電遷移等問題2005年，每5個IC設(shè)計中就有1個因與功耗相關(guān)的問題而導(dǎo)致設(shè)計失敗增大研發(fā)成本，影響上市時間24LP設(shè)計的必要性降低失效率、提高可靠性——軟失效IC工作頻率在提高，充放電的平均電流增大，電流浪涌導(dǎo)致電源網(wǎng)絡(luò)的電壓波動電源線上動態(tài)的IR壓降使電路延遲不確定，導(dǎo)致功能失常LP能提高IC的最大工作速度功耗大，溫度高，載流子速度飽和，IC速度無法再提升溫度高，連線電阻變大，線延時增大LP有利于保護(hù)地球環(huán)境人類生存的地球環(huán)境越來越嚴(yán)峻低碳生活是必然選擇LPIC本身功耗低，排熱少，對環(huán)境影響小，享受優(yōu)惠政策減少風(fēng)扇噪音、減少室內(nèi)空調(diào)等電力消耗25必須進(jìn)行LP設(shè)計便攜可靠低價環(huán)保LP設(shè)計LP到什么程度？越低越好？？為LP而犧牲其他指標(biāo)有個底線；越過這條底線，就不再是一個成功的產(chǎn)品26不同系統(tǒng)LP的程度不同微功耗電池供電便攜產(chǎn)品LP是首要設(shè)計考慮人體植入器件，電子手表，掌上電腦延長每次充電后電池壽命，降低整機重量、體積高性能便攜電腦在保證一定性能的前提下，降低功耗高性能非電池供電系統(tǒng)在保持高性能的前提在降低功耗工作站，臺式機等用LP來降低整機成本，包括散熱、封裝、日常能耗等費用用LP來得到長期的可靠性Google服務(wù)器：一臺服務(wù)器三年能耗成本高于其本身購買價對LP要求的程度決定了功耗在設(shè)計中的地位也決定了為了LP，速度、面積、成本可以犧牲多少因此，在設(shè)計一個LP的IC之前，需要先明確LP的地位27低功耗概述

近年來，隨著IC工作頻率、集成度、復(fù)雜度的不斷提高，IC的功耗快速增加，以Intel處理器為例，處理器的最大功耗每4年增加1倍。正如Intel所稱：功耗問題是決定摩爾定律能否繼續(xù)適用的唯一因素。28CMOSIC功耗定義

29功耗的定義功耗PowerDissipation（powerconsumption）電源的電能轉(zhuǎn)化為熱能的量CMOS器件的功耗來源靜態(tài)功耗，StaticPowerDissipation/漏電流短路功耗，Short-CircuitPowerDissipation動態(tài)功耗，DynamicPowerDissipation在數(shù)字CMOS電路中，功耗是由三部分構(gòu)成的PTotal=Pdynamic+Pshort+Pleakage30靜態(tài)功耗靜態(tài)功耗StaticPowerDissipationCMOS在靜態(tài)時，P、N管只有一個導(dǎo)通。由于沒有Vdd到GND的直流通路，所以CMOS靜態(tài)功耗應(yīng)當(dāng)?shù)扔诹?。靜態(tài)功耗產(chǎn)生于邏輯門輸出穩(wěn)定狀態(tài)靜態(tài)功耗與頻率無關(guān)CMOS器件的靜態(tài)功耗一般是非常低的31靜態(tài)功耗漏電流LeakageCurrent但在實際當(dāng)中，由于擴散區(qū)和襯底形成的PN結(jié)上存在反向漏電流，產(chǎn)生電路的靜態(tài)功耗。靜態(tài)功耗為漏電流由亞閾值晶體管操作引起，并與器件工藝相關(guān)大量的靜態(tài)漏電流說明設(shè)計存在嚴(yán)重問題32短路功耗短路功耗Short-CircuitPowerDissipation開關(guān)過程中，電流從電源(VDD)流向地(GND)產(chǎn)生的功耗。CMOS電路在“0”和“1”的轉(zhuǎn)換過程中，P、N管會同時導(dǎo)通，產(chǎn)生一個由Vdd到VSS窄脈沖電流，由此引起功耗。在輸入波形為非理想波形時，反相器處于輸入波形上升沿和下降沿的瞬間，負(fù)載管和驅(qū)動管會同時導(dǎo)通而引起功耗33動態(tài)功耗動態(tài)功耗DynamicPowerDissipation動態(tài)功耗產(chǎn)生于邏輯門開關(guān)過程中動態(tài)功耗是與頻率相關(guān)的動態(tài)功耗是CMOS器件功耗的主要來源動態(tài)功耗約占CMOS電路總功耗的90%α節(jié)點開關(guān)活動性；C節(jié)點開關(guān)電容；VDD電源電壓；f頻率34動態(tài)功耗的影響因素電源電壓如果可能的話，降低電源電壓是最有效和最簡單的降低功耗的方法節(jié)點開關(guān)活動性可以通過統(tǒng)計估計或仿真確定減少無用的跳變數(shù)量節(jié)點開關(guān)電容可通過統(tǒng)計模型估計或從實際版圖中測量縮短互連線長度、使用面積更小的器件35動態(tài)功耗的影響因素頻率降低頻率是低功耗設(shè)計中的一個主要問題時鐘是頻率參數(shù)的主要影響因素總線互連信號等也會增加節(jié)點開關(guān)活動頻率36CMOS電路的功耗來源通常情況下靜態(tài)功耗占總功耗的1%以下，可以忽略不計，但如果整個系統(tǒng)長時間處于休眠狀態(tài)，這部分功耗需要進(jìn)行考慮。短路功耗在整個CMOS電路的功耗中只占很小的一部分，對于轉(zhuǎn)換時間非常短的電路，Pshort所占的比例可以很小，但對于一些轉(zhuǎn)換速度較慢的電路Pshort可以占到30%左右，平均大約在10%左右。一般情況下，動態(tài)功耗Pdynamic占整個功耗的比例大約為70%~90%。有些文獻(xiàn)將CMOS電路的功耗簡單的分為兩類：靜態(tài)功耗和動態(tài)功耗。37影響功耗的因素從動態(tài)功耗的表達(dá)式可看出，在不影響電路性能，即不降低工作頻率的前提下，功耗主要取決于3個因素：工作電壓負(fù)載電容開關(guān)活動性因此功耗優(yōu)化主要從減小K、CL和Vdd三方面著手。值得注意的是功耗優(yōu)化是一個整體，單單考慮某一方面是不夠的。

Pdynamic=KCLVdd2f38影響功耗的因素電源電壓的選擇：降低電源電壓將使功耗下降。

但是對于一定的工藝水平（具有確定的閾值電壓），降低電源電壓將使電路性能下降，當(dāng)電源電壓降低到接近P和N管的閾值電壓之和時，延遲時間急劇增大。在較大的電壓下，電路速度幾乎與電源電壓無關(guān)。為提高速度，希望在保證器件可靠性的前提下采用盡可能高的電壓，為降低功耗，又希望選擇盡可能低的電壓。

要解決這個矛盾，可以在一個芯片內(nèi)采用多種電壓，對影響速度的關(guān)鍵電路選擇較高的電壓，對大部分非關(guān)鍵電路則選擇用減低的電壓。39影響功耗的因素負(fù)載電容：在CMOS電路中電容主要由兩方面構(gòu)成：器件柵電容和節(jié)電電容，它們和器件工藝有關(guān)。連線電容。改進(jìn)電路結(jié)構(gòu)，減少所需MOS管數(shù)目是減小負(fù)載電容、降低功耗的重要途徑。采用動態(tài)CMOS電路可簡化電路。采用互補傳輸晶體管邏輯（CPL），不僅可以簡化電路，還可提高速度。隨著工藝的發(fā)展，布線電容已經(jīng)超過器件電容為了減小電容，在工藝方面可以選擇小的器件，物理設(shè)計時減小連線長度。40影響功耗的因素開關(guān)活動性：在CMOS電路中，功耗和開關(guān)活動性息息相關(guān)。若信號活動性為0，即使負(fù)載電容很大，它也不消耗能量。開關(guān)活動性和數(shù)據(jù)頻率f以及開關(guān)活動率k有關(guān)：f描述單位時間內(nèi)信號到達(dá)節(jié)點的次數(shù)，而活動率k則描述到達(dá)節(jié)點時信號的翻轉(zhuǎn)幾率。在有些CMOS電路中，偽跳變占據(jù)了相當(dāng)一部分開關(guān)活動性，由于此類信號沒有任何作用，因此它造成系統(tǒng)功耗的白白損失。為了降低偽跳變帶來的浪費，一種辦法是消除偽跳變的產(chǎn)生，另一辦法是縮短其傳播長度。41低功耗設(shè)計技術(shù)綜述

42低功耗設(shè)計概述功耗的提高帶來了一系列的現(xiàn)實問題：首先，功耗增加引起IC運行溫度上升會引起半導(dǎo)體電路的運行參數(shù)漂移，影響IC的正常工作；其次，功耗增加引起IC運行溫度上升會縮短芯片壽命；對系統(tǒng)冷卻的要求提高，不僅增加系統(tǒng)成本，而且限制了系統(tǒng)性能的進(jìn)一步提高；對現(xiàn)在流行的移動計算，系統(tǒng)的低功耗設(shè)計及其IC的低功耗設(shè)計，是其生存的關(guān)鍵。問題43低功耗設(shè)計方法低功耗設(shè)計是一個系統(tǒng)的問題：必須在設(shè)計的各個層次上發(fā)展適當(dāng)?shù)募夹g(shù)綜合應(yīng)用不同的設(shè)計策略達(dá)到在降低功耗的同時維持系統(tǒng)性能的目的研究證明在不同設(shè)計層次上的優(yōu)化工作對功耗的改善程度是不同的，即設(shè)計層次越高，改善功耗的程度越大44IC設(shè)計流程IC設(shè)計流程：45低功耗設(shè)計技術(shù)綜述

低功耗設(shè)計應(yīng)貫穿整個IC設(shè)計流程。在現(xiàn)實IC設(shè)計中，通常采用的設(shè)計方法是按不同的設(shè)計層次采用相應(yīng)的功耗優(yōu)化技術(shù)，包括：系統(tǒng)級低功耗技術(shù)；邏輯級低功耗技術(shù)；電路級低功耗技術(shù)；版圖級低功耗技術(shù)；工藝級低功耗技術(shù)。設(shè)計層次46系統(tǒng)級低功耗技術(shù)電源縮放技術(shù)低功耗IP的選擇采用并行處理以降低功耗采用流水線技術(shù)以降低功耗采用狀態(tài)編碼，減少翻轉(zhuǎn)活動采用低功耗算法系統(tǒng)級時鐘分配方案47電源縮放是降低功耗最直接的技術(shù)。在系統(tǒng)設(shè)計時，要盡量采用低電壓。低電壓可顯著降低功耗，但會引起性能下降。為了不顯著影響性能，可采用多電壓設(shè)計方案，即將設(shè)計分成幾個區(qū)域，每個區(qū)域可以采用不同的供電電壓。系統(tǒng)級低功耗技術(shù)電源縮放技術(shù)48系統(tǒng)級低功耗技術(shù)多電壓設(shè)計需要綜合庫的支持。綜合庫中，要包含同一單元在不同電壓下的描述。此外，還要給出多電壓設(shè)計單元。多電壓設(shè)計單元是一些特殊的器件，主要包括：（1）電壓轉(zhuǎn)換器：用于在不同的電壓域間傳遞信號。（2）電源隔離單元：避免單元的輸入懸空。（3）保值寄存器：在不工作模式下，將寄存器的狀態(tài)保留起來。電源縮放技術(shù)49系統(tǒng)級低功耗技術(shù)現(xiàn)在的SOC設(shè)計依賴于IP的集成。在選擇IP時，除了考慮到性能要求，還需要考慮到功耗問題。低功耗IP的選擇50系統(tǒng)級低功耗技術(shù)并行處理常用于數(shù)字信號處理部分。采用并行處理，可以降低系統(tǒng)工作頻率，從而可能降低功耗。采用這種方法，需要在增加的面積與節(jié)省的功耗之間進(jìn)行權(quán)衡。采用并行處理51系統(tǒng)級低功耗技術(shù)

流水線技術(shù)可以將一個較長的組合路徑分成M級流水線，路徑長度縮短為原始路徑長度的1/M。這樣，一個時鐘周期內(nèi)充/放電電容變?yōu)镃/M。如果加入流水線后，時鐘速度不變，則在一個時鐘周期內(nèi)，只需要對C/M進(jìn)行充/放電，而不是原來對C進(jìn)行充/放電。因此，在相同的速度要求下，可以采用較低的電源電壓來驅(qū)動系統(tǒng)。這樣，系統(tǒng)的整體功耗可能會降低。采用流水線技術(shù)52系統(tǒng)級低功耗技術(shù)

對于一些變化非常頻繁的信號，可以利用數(shù)據(jù)編碼來降低開關(guān)活動。例如：用格雷碼比用二進(jìn)制碼翻轉(zhuǎn)更少，功耗更低。采用狀態(tài)編碼53系統(tǒng)級低功耗技術(shù)

在算法級降低功耗是非常有價值的。在設(shè)計算法時，要分析該算法需要多少ALU操作，需要多少次存儲器訪問，要盡量使那些耗能多的操作最小化。采用低功耗算法54系統(tǒng)級低功耗技術(shù)根據(jù)應(yīng)用的要求，可以將系統(tǒng)設(shè)置為不同的工作模式。在不同的工作模式下，可選用不同頻率的時鐘，并且可以將一些不需要的模塊的時鐘關(guān)掉。例如，可將一個系統(tǒng)的時鐘分為四種模式：Normal、Slow、Idle、Sleep。不同模式下，時鐘的分配不同。時鐘分配方案可以通過軟件進(jìn)行控制，也可以由內(nèi)部狀態(tài)機來控制。該方案的實現(xiàn)要比多電壓方案要容易許多，因此在設(shè)計中應(yīng)用較為普遍。系統(tǒng)級時鐘分配55RTL級低功耗技術(shù)1、時鐘門控將控制信號直接與時鐘信號進(jìn)行與操作基于鎖存器的時鐘門控方案該方法的原理是：latch在CLK為低時透明。這樣，EN1信號上的毛刺僅出現(xiàn)在CLK的低電平處，EN1與CLK進(jìn)行與操作，可以將這部分毛刺消除掉。這樣，GCLK上就沒有毛刺了。時鐘門控56RTL級低功耗技術(shù)2、操作數(shù)隔離原理是：如果在某一段時間內(nèi)，數(shù)據(jù)通路的輸出是無用的，則將它的輸入置成固定值，這樣數(shù)據(jù)通路部分沒有翻轉(zhuǎn)，功耗就會降低。操作數(shù)隔離57RTL級低功耗技術(shù)門控電源（Powergating）

門控電源有門控電源無門控電源58RTL級低功耗技術(shù)