計算機(jī)硬件基礎(chǔ)

半導(dǎo)體器件的開關(guān)特性

基本邏輯運算和基本門電路

組合邏輯電路I

時序邏輯電路

計算機(jī)芯片的制造過程

2

本章小結(jié)

HACK

Y2.1半導(dǎo)體器件的開關(guān)特性

?二極管的開關(guān)特性

€三極管的開關(guān)特性J

令MOS管的開關(guān)特性

QY一、二極管的開關(guān)特性

0

ADB

O~~

B

O-~⑥O

+

(a)近似等效(b)簡化等效(c)進(jìn)一■步簡化等效

圖2一1二極管開關(guān)特性和等效電路

4

、三極管的開關(guān)特性

(a)NPN硅三極管共發(fā)射極電路(b)截止?fàn)顟B(tài)等效電路⑹飽和狀態(tài)等效電路

圖2—2三極管開關(guān)等效電路

5

三、MOS管的開關(guān)特性

0Vcc0Vcc

生「[凡

--------0I—O

DVO=-DS[DVDS=VDWD/

7（RD+「DS）

%=VGSF

I'S9飽和

fDS?“開”態(tài)

(a)MOS管電路(c)飽和狀態(tài)等效電路

圖2—3MOS管開關(guān)等效電路

6

Q<2.2基本邏輯運算和基本門電路

.邏輯變量和邏輯表達(dá)式

令邏輯代數(shù)的基本定律■

合邏輯函數(shù)的化簡

邏輯變量和邏輯表達(dá)式

。邏輯常量：邏輯常量只有兩個，即0和1,用來表示兩

個對立的邏輯狀態(tài)。

?:?邏輯變量：邏輯變量一般用字母、數(shù)字及其組合來表

示，其取值只有兩個，即0和1。

■在“正邏輯”的數(shù)字電路設(shè)計中，用低電平信號

（如0.5V）表示邏輯0；用高電平信號（如3V）表

小—邏*nn+輯口14O

。邏輯運算：對邏輯常量和變量的操作。有與、或、非

三種基本邏輯運算。

?:?邏輯門（logicgates）：對邏輯常量和變量完成基

本的邏輯運算的電路。

8

邏輯變量和邏輯表達(dá)式

。邏輯函數(shù)：用于表達(dá)邏輯變量之間關(guān)系的代數(shù)式。使

用與、或、非3種基本邏輯運算，可以構(gòu)造出任何邏

輯函數(shù)。

。邏輯代數(shù)：邏輯代數(shù)是研究邏輯函數(shù)運算和化簡的一

種數(shù)學(xué)系統(tǒng)，也是用來描述、分析、簡化數(shù)字電路的

數(shù)學(xué)工具。又稱布爾代數(shù)。

。在數(shù)字電路中，表示邏輯變量之間的邏輯關(guān)系的方法

一般有3種：邏輯代數(shù)式、真值表、電路圖。

。真值表：將所有輸入變量的所有可能的取值組合，及

其在此情況下輸出變量應(yīng)有的取值羅列出來，所形成

的一張表。它最全面、最直觀地表達(dá)了邏輯關(guān)系。

9

Y二、邏輯門

彳常見的邏輯門及表示方式

邏輯操作名稱圖形表示邏輯表達(dá)式真僮表

AB

-06|

與CAND)u------13>------*,F=AB01

II

1

AE|F

-0o|0

IORJ.---------------------F=A+B011

11

11

4|F

非(NOT)A---------------------l-F=A01

11。

1

AB

~00|

k

目非(NAND).―|〉-----HF=AB°1

II

°

AB

或非(NOR)A____v-..F=A+B00

B—01°

10°10

11

Y二、邏輯門

常見的邏輯門及表示方式

Q＜二、邏輯門

三種基本的邏輯運算：

所有邏輯運算都是按位操作的

或運算（OR）

與運算（AND）

非運算（NOT）

i

與運算(AND)

?:?邏輯表達(dá)式：F=A-B=AB

?:?邏輯門電路符號：

F

。真值表：

。運算規(guī)則：有。就出0

13

或運算(OR)

?:?邏輯表達(dá)式：F=A+B

?:?邏輯門電路符號：

。真值表：

。運算規(guī)則:有1就出1

14

非運算（NOT

?:?邏輯表達(dá)式：F=A-

?:?邏輯門電路符號：

。真值表:

?:?運算規(guī)則:取反

15

Q＜二、邏輯門

門電路舉例：

?：?雙極型邏輯門（雙極型邏輯門）

12-4二極管“與”門蟒S2-5二極管“或"門楣12-6三極管審門電路

Q＜二、邏輯門

單極型邏輯門（MOS型邏輯門）

02-7CMOStil圖2—8CMOS與非門@2-9CMOS或非門

單極型邏輯門與雙極型邏輯門的比較：

?:?就邏輯功能來說，并無區(qū)別；

?:.MOS器件的優(yōu)勢：

■制造工藝簡單

■集成度高

■體積小

■功耗低

■抗干擾能力強(qiáng)

*MOS型門電路在各種數(shù)字電路中得到廣泛應(yīng)用。

Q＜二、邏輯門

除了3種基本的邏輯門電路外，還有4種常用的邏輯門,

它們均可以由與，或,非門組合而成。

。與非門（NAND）

?:?或非門（NOR）

?:?異或門（XOR）

?同或門（XNOR）

與非門(NAND)

*邏輯表達(dá)式：F=A?B=AB

?:?邏輯門電路符號:

A-F

B

。真值表:

?:?運算規(guī)則:有。就出1

20

或非門(NOR)

?:?邏輯表達(dá)式：F=A+B

。邏輯門電路符號:AF

B

。真值表：

。運算規(guī)則:有1就出0

21

異或門(XOR)

?：?邏輯表達(dá)式:

F=A十B=AB+AB

。邏輯門電路符號:

A-F

B

。真值表:

?:?運算規(guī)則:相異得1

22

同或門(XNOR)

?：?邏輯表達(dá)式：

F=AOB=AB+AB

。邏輯門電路符號：

。真值表：

?:?運算規(guī)則：相同得1

Q＜二、邏輯門

單極型邏輯門（MOS型邏輯門）

02-7CMOStil圖2—8CMOS與非門@2-9CMOS或非門

邏輯符號對照

美國標(biāo)準(zhǔn)

25

CH三、邏輯代數(shù)的基本定律

（1）交換律A+B=B+A(2-1)

A-E=B■A（2-2）

（2）結(jié)合律A4-(B+C)=(A+B)+C（2-3）

A-(B-C)=(A-B)-C(2-4)

（3）分配律A4-B-C=(A+B)?(A+C)（2-5）

A-(B+C)=A-B+A-C（2-6）

（4）吸收律AA-B=A（2-7）

A■(A+B)=A（2-8）

（5）吸收律二A+A-B=A+B(2-9)

A-(A4-B)=A-B（2-10）

（6）反演律A+B=A-B(2-11)

A-B=A+B(2-12)

（7）包含律A-B-1-A-C+B-C=A-B+A-C(2-13)

(A+B)-(A+C)-(BC)=(A+B)-(A+C)(2-14)

（8）重登律A+A=A(2-15)

A■A=A（2-16）

（9）互補律AA=1（2-17）

A■A=O（2-18）

(10)0—1律0+A=A(2-19)

（2-20）

1?A=A晶

o-A=o(2-21)

1+A=1（2-22）

?:?交換律：

A+B=B+A

A?B=B?A

?:?結(jié)合律：

A+(B+C)=(A+B)+C

A?(B?C)=(A?B)?C

?:?分配律：

A+B-C=(A+B)■(A+C)

A?(B+C)=A?B+A?C

?:?吸收律：

A+A?B=A

A?(A+B)=A

?:?第三吸收律：

A+A-B=A+B

A-(A+B)=A?B

?:?反演律：

A+B=A-B

麗二A+B

?:?包含律：

A-B+A-C+B-C=A-B+A-C

(A+B)■(A+C)■(B+C)=(A+B)■(A+C)

?:?重疊律：

A+A=A

A,A二A

?:?互利丫聿：

A+A=1

A涯0

施<4

H<0

“H

T<<<

o+-+

.0L0L

:

.

U!邏輯函數(shù)的化簡

?:?化簡：將一個邏輯函數(shù)變換成一個形式更簡單、與之

等效的邏輯函數(shù)。

?:?在設(shè)計邏輯電路時，每個邏輯表達(dá)式是和一個邏輯電

路相對應(yīng)，因此必須將邏輯表達(dá)式進(jìn)行化簡，以減少

實現(xiàn)它的電路所用元器件。

?:?化簡方法：代數(shù)化簡法，卡諾圖化簡法

?:?代數(shù)化簡法：直接利用邏輯代數(shù)的基本公式和規(guī)則進(jìn)行

化簡。要求熟練地掌握邏輯函數(shù)的公式，且技巧性很

強(qiáng)，并經(jīng)過多次訓(xùn)練才能進(jìn)行快速化簡?；喌慕Y(jié)果

是否最簡不易判斷。

?:?卡諾圖化簡法：是一種借助于卡諾圖的幾何化簡法，

肯定能得到最簡結(jié)果。但僅適用于變量較少的情況

31

Y四、邏輯函數(shù)的化簡一代數(shù)化簡法

（1）并

利用互補律上上厲=i的公式，將兩項合并為一項，并消去一個變量

【例1】：F=ABC+ABC=AB（C+C）=AB

【例2】：F=AB^AC+ABC=A（B+C）^A（BTC）（分配律、反演律）

=A'（并項法）

（2）吸收法

利用公式A+AB=A,吸收掉多余項

【例3］：F=B^ABD=B（將AD看成T變量，吸收法）

【例41：F=AC+ABC+BC=（AC）+（AC）B+BC（將工守看成一個變量）

=AC^-BC（吸收法）

（3）帶去法

利用吸收律二公式A+AB=A^BS消去與項AB中多余因子A

【例5】F=AB+AC+BC

=AB-^（A+B）C（分配律）

=AB+ABC（反演律）

=&B+C（消去法）

（4）取消法

利I用包含律公■式,AB+AC+BC=AB-VAC,取.消多-余與項.BC

Y四、邏輯函數(shù)的化簡

⑸配項法

有些函數(shù)很難直接用上述方法來化簡，不妨利用互補律

公式，先將某些項乘以(A+A),展開后再消去更多的項;

也可以先適當(dāng)加上一些多余項或無關(guān)項，然后再簡化。配

項的原則：①增加的新項不會影響原始函數(shù)的邏輯關(guān)系;

②新增加的項要有利于其他項的合并.

一般來說，化簡時要注意以下幾點：

*盡可能先使用并項法、吸收法、消去法、取消法等簡單方

法進(jìn)行化簡，當(dāng)這些方法不湊效時，再考慮使用配項法。

孝如果原始函數(shù)不是“與或”式，需先將其轉(zhuǎn)換成“與或”

式，然后再化簡。

化簡后得到的最簡表達(dá)式不一定是唯一的，但它們中的

“與”項個數(shù)及“與”項中的因子數(shù)都應(yīng)該是最少的。

2.3組合邏輯電路

?

組合邏輯電路設(shè)計方法

令

二進(jìn)制加法器

令

算術(shù)邏輯運算單元ALU

人

譯碼器

組合邏輯電路設(shè)計方法

?:?組合邏輯電路的特點：邏輯電路的輸出狀態(tài)僅和當(dāng)時的輸入狀

態(tài)有關(guān)，而與過去的輸入狀態(tài)無關(guān)。即當(dāng)輸入信號變化時，輸

出信號也跟著變化。

常用的組合邏輯電路：加法器、算術(shù)邏輯單元、譯碼器、數(shù)據(jù)

選擇器等。

在計算機(jī)CPU設(shè)計中，組合邏輯電路通常被用來產(chǎn)生控制信號,

輸入可能是指令的操作碼和狀態(tài)信號，而其輸出則是寄存器、

存儲器等等的寫入控制信號和數(shù)據(jù)選擇信號。

組合邏輯電路的設(shè)計步驟如下：

■分析該邏輯電路的邏輯要求；

■根據(jù)邏輯要求確定輸入變量和輸出變量；

■將輸入輸出關(guān)系表示成真值表；

■根據(jù)真值表寫出輸出函數(shù)的邏輯表達(dá)式，并化簡；

■畫出邏輯電路。J

35

、二進(jìn)制加法器

半加器真值表

加法器:計算機(jī)基本運算部件之一。

?:?所有的算術(shù)運算加、減、乘、除都可以

分解成加法和移位操作。

加法器分類：

■半加器：不考慮低位進(jìn)位輸入，兩個全加器真值表

二進(jìn)制數(shù)碼相加的電路。XjYjGFjG+1

十

HI=XIYICI+11=XIYI00000

00110

■全加器：考慮低位進(jìn)位輸入的加法器01010

?輸入變量：3個，即加數(shù)Xp被加數(shù)Yj01101

和低位來的進(jìn)位仇；10010

10101

?輸出變量：2個，即本位的和向11001

高位的進(jìn)位仇+1。11111

36

Q＜二、二進(jìn)制加法器

?：?由真值表可得全加器輸出匕和進(jìn)位輸出仇+1的表達(dá)式為:

■Fj=XjYjCj+XjYjCj+XjYjCj+XiYiCi

■Ci+1=7iYiCi+XjYjCj+XjYjG+XiYiCi

?:?化簡可得：

■Fj=Xj?Yj?Cj

■Ci+1=XM+(Xj+Yj)5

=XjYj+(Xj十Yj)Cj

Q<一位全加器邏輯電路

Fi

Fj=X??Y??C?

Ci+i=XM+(Xj+Yj)Cj一位全加器邏輯框圖

二XjYj+(Xj?Yj)Cj

四位二進(jìn)制加法器

?：?由4個全加器串連構(gòu)成行波進(jìn)位加法器

■特點：位間進(jìn)位是串行傳送（稱為行波進(jìn)位），即本位

全加和Fi必須等低位進(jìn)位Ci來到后才能得到。

-缺點：加法時間與位數(shù)有關(guān)，速度較慢。

QY四位二進(jìn)制并行進(jìn)位加法嘉

。在4個全加器基礎(chǔ)上進(jìn)行改造，以便并行產(chǎn)生進(jìn)位，構(gòu)成

并行進(jìn)位加法器。

X3~Xo丫3~丫0

Hi

QH三、算術(shù)邏輯運算單元ALU

???ALU（Arithmetic&LogicUnit）：即算術(shù)邏輯

運算單元。一種功能較強(qiáng)的組合邏輯電路，可以

多種算術(shù)運算和邏輯運算。

■全加器：只能對輸入數(shù)據(jù)進(jìn)行加法運算。

■ALU的特點：

?在全加器基礎(chǔ)上，增加一些邏輯電路和功能控制信

號線，可完成多功能的算術(shù)邏輯運算。（功能擴(kuò)展）

?內(nèi)部提供并行（先行）進(jìn)位邏輯，可以幾乎同時產(chǎn)生

各位的進(jìn)位，從而實現(xiàn)高速運算。（并行進(jìn)位）

如何進(jìn)行功能擴(kuò)展?

基本思想:

?:?在全加器的輸入端插入一個

A

函數(shù)發(fā)生器電路。函數(shù)發(fā)生器全加器

在控制參數(shù)sO,s1,s2,s3的控

制下，將輸入量Ai和Bi進(jìn)行組s

合，產(chǎn)生組合函數(shù)Xi和Yi,然s

s函數(shù)發(fā)生器

后組合函數(shù)Xi和Yi,以及相鄰

低位送來的進(jìn)位一起通過全加

器進(jìn)行全加。

:AiBj

?:?不同的控制參數(shù)可以得到不

月=區(qū)十工十C.

同的組合函數(shù)，從而可實現(xiàn)多

種不同的算術(shù)運算和邏輯運算。

42

X=S2S3+S2s3（4+g）+S2s3（4+與）+S2s3/,

?:?進(jìn)一步化簡，并代入Fj和C/i+i，可得到ALU

的某一位邏輯表達(dá)式如下：

+S24g

匕=4+s0g.+Sig.

石=矛，田匕田c…

=匕+士，+,.

O問題：內(nèi)部是串行進(jìn)位還是并行進(jìn)位？

回答：由上圖結(jié)構(gòu)中可以看出

Cn+i=Y0+X0Cn

Cn+2=X+XiCn+]

=

^n+3Y2+X2Cn+2

Cn+4=Ys+X3Cn+3

顯然是一個串行進(jìn)位！速度慢，為了實現(xiàn)快速ALU,需加以改進(jìn)。

45

如何實現(xiàn)內(nèi)部并行進(jìn)位?

思考：Cn+i與X、Y有關(guān)，而每一位中X、Y的產(chǎn)生是否同時?

答：由于每一位中X、Y的產(chǎn)生是同時的，則可以由下面方法算

出并行進(jìn)位的Cn+1-Cn+4：

第0位向第1位的進(jìn)位公式為Cn+i=Y0+X0Cn

第1位向第2位的進(jìn)位公式為

0n+2=Y1+X1Cn+1=丫］+降］+26

第2位向第3位的進(jìn)位公式為

°n+3=Y2+X2Cn+2=丫2+丫出+降也+部也（；

第3位的進(jìn)位輸出（即整個4位運算進(jìn)位輸出）公式為

°n+4=Y3+X3Cn+3

=YR+丫凡+Y]X凡+丫渦X凡+X0X]XX.C

J乙JJL乙JU_L乙J,n

?令G=Y.+YX.+Y,XX+Y.X.XX

。乙9。_L乙9。?U_L乙9。?

P=XXXX.

Un_1L乙9J

?貝IJCn+4=G+P-Cn

?G為進(jìn)位發(fā)生（函數(shù)）輸出

?P為進(jìn)位傳送（函數(shù)）輸出

?增加P和G的目的：在于實現(xiàn)多片（組）ALU

之間的先行進(jìn)位。

ALU芯片實例：74181

?:*74181（SN74181,74LS181）是國際流行的4位ALU,屬于

中規(guī)模集成電路芯片。

■可以實現(xiàn)4位二進(jìn)制數(shù)的算術(shù)運算（16種）和邏輯

運算（16種）；

■片內(nèi)用先行進(jìn)位；

■可以用多個74181組成更多位數(shù)的算術(shù)/邏輯運算

部件。例如，用4片74181可組成16位的ALU。

■片間進(jìn)位：串行；并行（需要用到片間先行進(jìn)位發(fā)

生器或先行進(jìn)位部件，74182）o

74181ALU的方框圖:

?:?具有正邏輯和負(fù)邏輯兩種

I2A

Ljuh

J12i12011J918J.

o6d

EABDA

oonaIo3uQ

?-ClX?C

A?一

D-MDM

o74BADO

-So=D

l二

ofX

Ht位u

-v4ALHfH

CXnuCr

J-—uJuu

.^A-二

d-Spd

.-i

-snJ*

5)4bsFr

-nM

va7

o11O1

11J1

內(nèi)部邏輯結(jié)構(gòu)圖見下頁

74181ALU邏輯圖(1

Xi=SHB,+S2AB

A

+

fT

srjO

s3qTT

S52二---

s6-七

BiB,

74181ALU邏輯圖(2)

F°

蒼十及十G

異或門

M

51

Q<74181ALU邏輯圖(2)

QY74181ALU邏輯圖（:總體）

-cn

0-M

53

74181ALU：

?:?算術(shù)邏輯運算的實現(xiàn)：

■兇4時，對進(jìn)位信號沒有影響，做算術(shù)運算

■M=H時，進(jìn)位門被封鎖，做邏輯運算

?:?說明：

■74181執(zhí)行正邏輯輸入/輸出方式的一組算術(shù)運算

和邏輯運算和負(fù)邏輯輸入/輸出方式的一組算術(shù)

運算和邏輯運算是等效的。

■A=B端：可以判斷兩個數(shù)是否相等。

■減法是用補碼方式進(jìn)行的，其中數(shù)的按位取反在

內(nèi)部完成，而結(jié)果輸出“A減B減1”。因此州減法

時必須在最末尾產(chǎn)生一個強(qiáng)迫進(jìn)位（加1

Q<如何利用74181組成16位ALU?

■片內(nèi)先行進(jìn)位，片間串行進(jìn)位

兩級先行進(jìn)位ALU：

4片（組）的先行進(jìn)位邏輯

品+x=G0+P0Cn

G+PCG+GP+PPC

第+y=11n+x"10101n

Cn+x=G?+P2Cn+y

+

-G2+G1P2G0P1P2+P0P1P2Cn

Cn+4=G3+P3Cn+z

=G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3、

=G*+P*Cn

?G*為成組先行進(jìn)位發(fā)生（函數(shù)）輸出

?P*為成組先行進(jìn)位傳送（函數(shù)）輸出

56

成組先行進(jìn)位部件CLA的邏輯圖（如74182CLA）

■例：設(shè)計16位先行進(jìn)位ALU

■片內(nèi)先行進(jìn)位，片間先行進(jìn)位.

32位ALU邏輯方框圖

p*

2個74L182

8個4位ALU74L181

QY64位組間先行進(jìn)位ALU

Y四、譯碼器

。譯碼器功能：把輸入編碼譯成相應(yīng)的控制電位，作為芯

片的片選信號或其他操作控制信號。

。特點：

■有n個輸入變量，2n個輸出變量（n—）；

■n個輸入信號具有2n個編碼對應(yīng)于2n條輸出線輸出：當(dāng)

輸入為某一編碼時，對應(yīng)僅有一根輸出為“0”（或為

“1”），其余輸出均為“1”（或為“0”）。

。常用的譯碼器芯片：

■74LS139：雙2—4譯碼器(n=2)

■74LS138：3—8譯碼器(n=3)

*內(nèi)部集成兩個2—4譯碼器;

功能表：

■“使能”控制端E：用來

控制譯碼器是否工作，當(dāng)

E端為“1”時，禁止譯碼

器工作，此時譯碼器的所

有輸出線均為無效即“1”。

X:指可以取值1或者0

74LS139

。按照真值表，四個輸出的邏輯代數(shù)式為:

YQ=EBA

Y^EBAE

_=_Lyq

Y?=EBA

Y^=EBAY

■0-12

?:*2—4譯碼器邏輯電路：A

63

Y74LS138

03輸入8輸出的輸入輸出

G1G2AG2BCBA丫7丫6丫5丫4丫3丫2、’1丫%

譯碼器:3-8

100000111111,

*

譯碼器;10000111111y1

100010111111

乙

111上11

?:?功能表:100011與

10010011夕V111

當(dāng)G1G2AG2B1001011X1111

100110X11111

=HLL時，譯碼夕

100111,111111

器才工作。

0XXXXX”11111111

X1XXXX11111111

XXIXXX111111141

QY五、數(shù)據(jù)選擇器

?：?數(shù)據(jù)選擇器也稱多路選擇開關(guān)。

*數(shù)據(jù)選擇器是從2n個輸入數(shù)據(jù)中選擇一個送到輸出端，選

擇哪一個輸入數(shù)據(jù)由n位地址輸入來選擇決定。

Y=(SiS0D0+SiS0D1+S$oD2+SB0D3)應(yīng)

表2—7四選一選擇器功能表

TSiS.D,D,DiD.Y

1XXXXXX0

011D,XXXD,

010X4XXD：

001XXDxXDx

000XXXD.D.

E——O

圖2—29pq與?數(shù)據(jù)邊擇需

Y作業(yè):

?PPT：p43-44,試寫出Xi、Yi的化簡過程

?:?閱讀：教材P46-50ALU的組成原理，74181功能

?:?閱讀：參考書，譯碼器、數(shù)據(jù)選擇器的組成原理

2.4時序邏輯電路

?觸發(fā)器和鎖存器—

移位寄存器

?:?時序邏輯電路的基本部件：觸發(fā)器。

?:?電路的輸出不僅與當(dāng)前的輸入狀態(tài)有關(guān)，而且還

與前一時刻的狀態(tài)有關(guān)。

?:?計算機(jī)中常用的時序邏輯電路：寄存器、移位寄

存器、計數(shù)器等。

觸發(fā)器和鎖存器

(1)電平觸發(fā)方式觸發(fā)器

QQ

功，表QQ

DUA50|C10D|Qn0+—1QI1Q

D_n_nn__

A[J1110DCPQniL^ii

Q-UU---

DC(b)功能表(c)表示圖(d)時序波形圖

(a)邏輯電路

圖2—30D鎖存器

c：時鐘信號

D：數(shù)據(jù)輸入信號

?Q：輸出信號，代表觸發(fā)器的狀態(tài)，即儲存了0/1/

?Q#：反相輸出信號

69

觸發(fā)器和鎖存器

（1）電平觸發(fā)方式觸發(fā)器

?特點：

■觸發(fā)器只在時鐘信號C為觸發(fā)約定電平高電平

（或低電平）時，才接收輸入數(shù)據(jù)D（至Q端），

否則，觸發(fā)器狀態(tài)保持不變。

■在時鐘信號C為觸發(fā)約定電平時，輸出Q端的狀態(tài)

隨著輸入端D的變化而變化；

電平觸發(fā)方式觸發(fā)器又稱為D鎖存器，主要用作存儲

器的地址鎖存器，以使CPU發(fā)出的地址在整個存儲器

讀或?qū)懼芷诒３址€(wěn)定不變。

70

、觸發(fā)器和鎖存器

(2)邊沿觸發(fā)方式觸發(fā)器

功能表

QQ

RDSDCPDQn+1Qn+1pn

Dr~

01xx01QQ---1U

D

10xx10際RDSD—SD￡U

DCPRd

11t001IIU

11Q-1n

11f110DCP1_1LJ

(b)功能表<c）表示圖Q_n_r

(a)邏輯電路(d)時序波形圖

圖2—31帶異步清零置位端的D觸發(fā)器

CP：時鐘信號D：數(shù)據(jù)輸入

RD#：異步清零端，任何時間該信號為0,則Q端必清零

SD#：異步置位端，任何時間該信號為0,則Q端必置1

Q：輸出信號，代表觸發(fā)器的狀態(tài)；Q#：反相輸出信號

觸發(fā)器和鎖存器

（2）邊沿觸發(fā)方式觸發(fā)器

特點：

■觸發(fā)器只在時鐘脈沖CP的約定邊沿（上升沿或下

降沿）來到時，才接收輸入數(shù)據(jù)D（至Q端），否

貝IJ,觸發(fā)器狀態(tài)保持不變。

■在時鐘信號C為高電平或者低電平時，輸出Q端的

狀態(tài)不會隨著輸入端D的變化而變化；

孝常用的正邊沿觸發(fā)器之一就是D觸發(fā)器，由于它在CP

上升沿以外時間出現(xiàn)在D端的數(shù)據(jù)變化和干擾信號不

會被接收，因此具有很強(qiáng)的抗干擾能力而得到廣泛

應(yīng)用。它一般可用來組成寄存器、計數(shù)器和移位寄

存器等。4

72

奇C±z>存T-奇口口

功能：存儲多位二進(jìn)制信息。

組成：由一組觸發(fā)器組成，所有觸發(fā)器采用同一個

時鐘信號或其他控制信號，以便進(jìn)行統(tǒng)一的打入或

其他控制操作。

由n位觸發(fā)器構(gòu)成的寄存器稱為n位寄存器，它可以

存儲n位二進(jìn)制信息。

73

奇C±z>存T-奇口口

Q

QL2

L——￡

Q

一-

QQQQQ

R-

口KDPnnK

RD

D8DDCDp

P

圖2—324位寄存器

*工作原理：當(dāng)時鐘脈沖CP到來時，寄存器的輸入數(shù)

據(jù)（D3?D。）同時打入寄存器，即輸入一存放一輸

出到寄存器的輸出端（Q3~QO）。

CLR#：寄存器清零信號，為低電平時，寄存器的

輸出端清為零。.

74

奇存T-奇口口

?：?帶清零端的8D觸發(fā)器74LS273芯片

■MR#：清零信號，當(dāng)為低電平時，無論輸入D是

什么，輸出Q均為0。

■CP：寄存器打入脈沖信號，當(dāng)CP來一上升沿，則

將輸入端D數(shù)據(jù)打到輸出端Q,并在下一上升沿來

到之前，Q端保持不變。

VCC808D7D7Q6Q6D5D50CP

MRIQID2D2Q3Q3D4D4QGND

圖2—3374LS273邏輯、管腳圖及功能表

75

移位寄存器

。功能：對數(shù)據(jù)進(jìn)行移位。

。組成：由多個觸發(fā)器組成，一個觸發(fā)器的輸出接到另

一個觸發(fā)器的輸入，當(dāng)公共時鐘信號CP上升沿時，所

有觸發(fā)器的輸出均寫入相鄰的下一個觸發(fā)器中，從而

實現(xiàn)移位。

。通常，移位寄存器同時具備置數(shù)、左移、右移等功能，

QQ-QQ-QQ-

1-QQ

T—1

QQQQQQ

D

DCPDCPDCP

D

CP

圖2—34簡單移位寄存器

Q＜三、移位寄存器

?74LS299信號：

■SS：功能選擇

no■Q7：右移時，最低位從Q7移出。

?0E0E：輸出使能

n2■DS7：左移時，將其移入最低位Q7。

■I/O。?1/。7：數(shù)據(jù)線Q0：左移時，最局位從Q。移出。

■MR#：清零

■DS0：右移時，將其移入最高位Q。。

表2—774LS299移位寄存器功能表

輸入信號

相應(yīng)操作

UE]UE2S1SoCP

清零，Qo-QT/Oo?1/。7輸出低電平

000XXX7

1XX11t并行置數(shù)，I/On—Qn

10001t右移，DS（）fQo,QLQ1,Q7右移出，Qo?Q7fI/Oo?UO7

10010t左移，DS7->Q7,QT~>Q6,Q近移出，Qo?Q7—I/O。?UO7

10000X保持，Qo?Q7輸出保持不變，Qo?Q7fl/。0?1/。7

Q＜三、移位寄存器

用2T574LS299內(nèi)部足野電珞