淺析VLSI互聯(lián)系統(tǒng)時延分析和時延優(yōu)化方法

淺析VLSI互連系統(tǒng)時延分析和時延優(yōu)化方法摘要：首先介紹了VLSI互連系統(tǒng)的時延的定義，然后簡單地說明了目前所采用的幾種時延的計算方法和延時模型，最后分為改變布線結(jié)構(gòu)，改良驅(qū)動器電路以及減少RC常量三局部介紹了目前VLSI互連系統(tǒng)時延的優(yōu)化方法。關(guān)鍵字：時延Elmore延時法RC模型時延優(yōu)化DelayAnalysisofVLSIinterconnectsystemsanddelayoptimizationAbstract:FirstlyweintroducedthedefinitionofdelayinVLSIinterconnectionsystem,andabriefdescriptionofseveralofthecurrentlyusedmethodofcalculatingdelayanddelaymodels.AndfinallydescribesthecurrentVLSIinterconnectsystemlatencyoptimizationmethods:changethewiringstructure,improveddrivercircuits,reducetheRCconstants.Keywords:timedelay,Elmoredelaymethod,RCModels,timedelayoptimization1引言在早期的電子工業(yè)中，對大多數(shù)的電路系統(tǒng)而言，互連線尺寸遠小于信號波長，在這種情況下，由于邏輯門和晶體管所引起的信號延遲遠遠大于互連線所引起的延遲，所以，互連線通常只被看作是簡單的金屬導(dǎo)體，它僅具有電連通的意義，這時，整個電路系統(tǒng)的性能主要取決于電路的邏輯設(shè)計，只需利用傳統(tǒng)的電路模擬工具就可在時域內(nèi)有效地對這一類電路系統(tǒng)分析與模擬。但是近些年來，隨著半導(dǎo)體材料科學(xué)與信息產(chǎn)業(yè)的迅猛開展，大規(guī)模集成電路的系統(tǒng)規(guī)模越來越大，工作速度越來越高，特征尺寸日益減小。不斷增加的導(dǎo)線電阻加上縮短的門延遲使得導(dǎo)線延遲越發(fā)重要，門電路的速度將越來越快，導(dǎo)線速度卻更慢。盡管在180nm甚至更低工藝采用銅互連及其它低K介電系數(shù)材料來減少互連延遲，然而互連線的時延仍將占總延時的60％-70％，成為制約系統(tǒng)性能的關(guān)鍵因素。本文淺析了VLSI互聯(lián)系統(tǒng)時延分析方法，簡單介紹了時延優(yōu)化方法。2時間延遲的定義關(guān)于時延的定義有不同提法。目前大多數(shù)時延研究采用Elmore時延概念或者以信號上升或下降時間即信號在其最大值的10％與90％之間變化所需的時間作為時延的定義。Elmore把時延定義為脈沖響應(yīng)的一階分量，即TD=其中e(t)單位脈沖響應(yīng)，TD近似地表示了信號從其初始值到達最終值的50％時所需的時間。圖13時延的計算方法時延研究都要以時延分析和計算為根底。目前，時延定量分析和計算方法主要包括以下三大類：3.1SPICE模擬法SPICE軟件是廣泛使用的電路模擬工具。它用梯形公式和Gear公式數(shù)值積分法對電路進行動態(tài)波形分析，從而計算出時延。這種方法的計算精度較高，但速度慢，因而對大規(guī)模電路的時延分析，需花費過量的計算資源，不能適應(yīng)VLSI的要求。3.2分量匹配法(MMM)分量匹配法分析時延的根本思路是用一個簡單的多項式逼近電路的脈沖響應(yīng)。設(shè)電路的脈沖響應(yīng)為H〔s〕并令H(s)=這里，m(n=0，1，2，?)稱為n階分量。選擇適宜的階數(shù)，就可以用一個簡單的多項式近似H(s)。H(s)的前三個分量可計算為一般說來，階數(shù)取得太大，精度較高，但計算復(fù)雜化。3.3Elmore延時法Elmore延遲法相當于一階分量匹配法，其延遲時間為TD=m1/m0。當實際波形非單調(diào)變化時，這種方法就不準確了，這是其局限性。但計算簡單是它的優(yōu)勢，特別是針對具有RC樹結(jié)構(gòu)的線網(wǎng)．其時延可用觀察法計算出：其中，k是樹的節(jié)點,rnk是輸出節(jié)點n與節(jié)點k共享的公共路徑的電阻,ck是節(jié)點k上的電容。rnk和ck的具體計算與所用電路模型有關(guān)，下面分幾種模型來進一步地分析。用Elmore延時法有三種最根本的模型結(jié)構(gòu)，分別是L型，型和T型。這幾種模型延時計算過程如下：圖2L型型TD=RCTD=1/2RCT型TD=1/2RC3.4互連線的RC模型3.4.1集總RC模型設(shè)用π型等效電路模型，此時TD可寫為其中，R0表示源點的輸出電阻(Vo是源點，vi是漏點),re和ce分別表示邊(連線)e的電阻和電容,Ce表示之樹Te中的節(jié)點電容之和(這里Te是邊e之后的之樹)，CO表示整棵樹的總電容，path(Vo,Vi)表示連接Vo和Vi的所有邊的集合。假設(shè)re和ce與邊e的長度成正比，那么上式第一項表示時延與RC樹的連線總長度成線性關(guān)系，而Σ求和項表示時延與源點到漏點的距離成二次平方關(guān)系。因此可得出以下結(jié)論：(1)當Ro較大時，第一項起主要作用，布線應(yīng)按連線長度最小為原那么；(2)當Ro相對較小時，求和項占主導(dǎo)地位，布線應(yīng)使Vi和Vo的距離最近，并且希望path(Vo，Vi)中無分支。分布RC模型圖3如下圖為分布RC的簡化模型，通過微分方程對偏微分方程進行求解，進行數(shù)學(xué)簡化處理后，可以得到傳輸線終端電壓在階躍輸入鼓勵下的時域表達式。再進一步計算便可以得到延時函數(shù)表達式。以上所有計算時延的方法各有優(yōu)劣。我們的結(jié)論是：(1)精確度與計算速度通常是矛盾的，需折衷考慮和合理選擇；(2)時延計算應(yīng)具體考慮所用模型，只要連線的和c的值相對較小或工作頻率不很高，用集總參數(shù)模型也是足夠準確的；(3)現(xiàn)有時延計算方法存在的一個共同問題是主要用于分析驗證，而無法直接提供如何改善時延的信息，從而很難在幅員設(shè)計中用來指導(dǎo)布局和布線。4時延的優(yōu)化方法互連時延已經(jīng)成為決定互連性能的關(guān)鍵因素，因此非常有必須采用一定技術(shù)手段優(yōu)化時延。為了改善互連系統(tǒng)的延時，我們采用以下幾種方法。第一種方法是采用多層互連線，使上層的互連線較寬和較厚。采用多層互連線可以局部解決因互連線尺寸縮小和芯片尺寸增大引起的延時增加，這是因為局部互連線可以采用尺寸較小的第一層(最下層)金屬互連線。而長距離的互連線可以采用較寬較厚的上層金屬互連線，從而使傳播延時縮短。同時通過通孔可以把不同層的金屬互連線連接起來，這樣信號進行長距離傳送時不再需要通過多晶或擴散層進行跨接。由于現(xiàn)代工藝的芯片的大局部面積為互連線所占據(jù)，采用多層金屬互連線可以減小芯片尺寸，而且互連線的平均長度是與互連線的層數(shù)成反比的，所以多層互連線可以進一步改善延時。第二種方法是改良驅(qū)動電路。假設(shè)一條總電容和總電阻分別為Rint和Cint的分布參數(shù)互連線由輸出電阻為R0的一個信號源驅(qū)動，互連線終端的負載電容為CL,如下圖圖4當輸入為單位階躍時，如果延時定義為階躍響應(yīng)由其終值的10％增加到90％所需要的時間，那么該互連線的總延時為：T90%=1.0RintCint+2.3(R0CL+R0Cint+RintCL)當不考慮負載電容CL時：總延時為T90%=1.0R0Cint+2.3R0Cint由于互連線的電阻和電容都隨連線長度線性地增長，因此上式所表示的互連線總延時將隨互連線長度的平方增加?？梢宰C明，如果整個互連線長度被分隔成許多小段，并在相鄰兩段之間插入一個驅(qū)動器，那么互連線的總延時與互連長度之間的關(guān)系可以變成線形關(guān)系而不是平方關(guān)系。所以通過改良驅(qū)動器電路，例如通過尺寸逐級增大的級連驅(qū)動器使最后一級具備足夠的驅(qū)動能力的互連線，或者在長互連線中插入驅(qū)動器把長互連線分隔成許多較小的子段，都可以使互連線的延時減小。改良驅(qū)動器電路的方法主要有：(1)采用最小尺寸反相器作復(fù)接驅(qū)動器驅(qū)動互連線。(2)采用最優(yōu)尺寸反相器作復(fù)接驅(qū)動器驅(qū)動互連線。(3)采用級連反相器驅(qū)動互連線。另外，隨著電路幾何尺寸的縮小，電路的延遲也因金屬互連線電阻的增加和互連的電容效應(yīng)而增長，RC常量迅速成為控制運行速度和相關(guān)功耗的主導(dǎo)因素。RC常數(shù)是金屬的電阻系數(shù)和金屬間介質(zhì)結(jié)構(gòu)電容的函數(shù)。減小RC常量的方法包括：采用具有較低電阻率和較高抗電遷徙性能的金屬。例如銅代替Al；因為互連延遲與互連長度L的平方根成正比，所以減小互連長度可帶來顯著效果。另外，寬度P要盡可能的大。絕大多數(shù)的集成電路金屬化設(shè)計，局部或全部采用電阻系數(shù)為2.66的鋁合金。目前，一個開展最快的趨勢是用銅代替。銅有較低的電阻1.67。用低介電常數(shù)的絕緣材料提供電隔離。用低介電常數(shù)的絕緣材料提供電隔離是近期開展起來的改善延遲的新方法。對于絕緣層來說，僅僅從它淀積或生長的電性能來考慮是不夠的。它受采用條件的影響，隨結(jié)構(gòu)完美程度，缺陷濃度，多孔容量，斷層，化學(xué)合成物，電子捕獲能力等而變化，這些導(dǎo)致了很大的隱含特性。絕緣層特別易受這些影響。應(yīng)力，混合或吸收雜質(zhì)是能影響絕緣層性質(zhì)的其它一些因素。此外，它們還易老化，吸水，氧化和低溫固化。而低K材料具備下面的特點：低介電常數(shù)(更適宜各向異性)。低吸水性，好的化學(xué)和熱穩(wěn)定性，高玻璃轉(zhuǎn)化溫度，良好的間隙填充和平坦化能力低薄膜應(yīng)力，好的電性能(低介電損耗，對熱載流子退化的正效應(yīng)，低漏電流，低功耗)等等。由上所述可知，采用低K材料能夠改善電路性能，是減小延時的另一個方法。但只有銅互連與低K介質(zhì)材料結(jié)合起來，才能明顯發(fā)揮它的優(yōu)越性。隨著集成電路的開展，互連線長度和布線層數(shù)急劇增加，而導(dǎo)致延遲時間增大。銅互連和低介電常數(shù)材料能極大地減小金屬互連布線層數(shù)。3〕插入式中繼工藝和可變間隙設(shè)計。由上面的改良方法可知，采用銅和低k介質(zhì)材料對互連的改善確實有很大影響，但目前我們可以利用的材料因為材料性能及加工工藝諸方面的影響，對互連的改善都有一定的限制和困難度，所以從設(shè)計上采用一些新的方法是非常必要的。目前比擬成熟的工藝是插入式中繼工藝和可變間隙設(shè)計。目前隨集成電路的開展，全局互連的長度不斷增加，再加之互連向深亞微米級開展，長的互連勢必引起種種如寄生效應(yīng)及串擾等的問題。因為互連延遲與互連長度L的平方根成正比，所以減小互連長度帶來的效果顯著。因此在長互連線上插入緩沖器是一個減小延遲的很好的考慮方法。因為緩沖器能恢復(fù)電位，阻止了時鐘線上電容的累加效應(yīng)，從而減低RC值，減小延時。既可以提高信號傳送的速度，還可以提高抗噪聲干擾能力。當然，參加緩沖器后，由于緩沖器本身也有延時，也會增加時鐘線的延時，但總的來講，它對時鐘線的延時減小起著重要的作用一般來說傳輸線長度超過6mm時，參加緩沖器就變得很重要了。但參加的數(shù)目是有一定優(yōu)化的。所謂的可變間隙路由設(shè)計是指在同一金屬層允許不同線寬出現(xiàn)，可變間隙路由設(shè)計在垂直間距不增加的情況下，延時能夠減小很多。但是最大間隙是最小間隙的兩倍時，延時的改善到達極限。5小結(jié)隨著集成電路的開展，用一些模擬軟件模擬的延遲時間從數(shù)值和精度方面越來越不能滿足電路性能的需求，一些傳統(tǒng)的互連線模型，由于各種復(fù)雜效應(yīng)的出現(xiàn)，也越來越不適應(yīng)延遲時間的精確計算，這是當今集成電路開展的重要阻礙之一，因此，需要研究新的互連模型來計算延遲時間，為電路設(shè)計提供比擬精確的性能指標。如今集成電路規(guī)模越來越大，互連延時日益成為制約系統(tǒng)性能的關(guān)鍵因素，必須尋找更多的措施來優(yōu)化延時。參考文獻：[1]孔昕,吳武臣,侯立剛等.VLSI互聯(lián)線的延時優(yōu)化研究[J].微電子學(xué)與計算機,2010,27(4):66.[2]趙文慶.超大規(guī)模集成電路互連線討延分析方法)[J].浙江工業(yè)大學(xué)學(xué)報,1997,25(3).[3]錢利波,朱樟明.基于65nmCMOS工藝的互連串擾及延時優(yōu)化技術(shù)[D][D].西安:西安電子科技大學(xué)碩士論文,2010.[4]李長輝,毛軍發(fā).深亞微米工藝互連線時延串擾分析及優(yōu)化設(shè)計上海：上海交通大學(xué)碩士論文，2004[5]陳春鴻,