數(shù)字電子技術(shù) 第六版 課件 10ch1 概述

第10章

可編程邏輯器件

10.1概述10.2可編程陣列邏輯（PAL）10.3通用陣列邏輯（GAL）

10.4現(xiàn)場可編程門陣列（FPGA）10.5在系統(tǒng)可編程邏輯器件（ISP-PLD）本章小結(jié)可編程陣列邏輯（PAL）現(xiàn)場可編程門陣列（FPGA）通用陣列邏輯（GAL）使用方便靈活，可隨時對系統(tǒng)邏輯功能進行修改理解通用陣列邏輯的電路結(jié)構(gòu)和現(xiàn)場可編程門陣列的結(jié)構(gòu)特點，了解在系統(tǒng)可編程邏輯器件的結(jié)構(gòu)特點。概述可編程邏輯器件（PLD）集成度高，可通過編程工具和軟件支撐開發(fā)數(shù)字系統(tǒng)。不僅可實現(xiàn)組合邏輯功能，而且還可實現(xiàn)時序邏輯功能。較復(fù)雜的數(shù)字系統(tǒng)可方便的用PLD實現(xiàn)。用PLD設(shè)計方便靈活，便于修改，可重復(fù)使用，開發(fā)周期短，成本低、功耗低、體積小、系統(tǒng)元件連線少，提高了系統(tǒng)工作的可靠性可編程邏輯器件類型可編程邏輯器件特點本章重點開發(fā)周期短,可重復(fù)使用系統(tǒng)可靠性高在系統(tǒng)可編程器件（ISP-PLD）PLD器件中連接的習(xí)慣畫法固定連接可編程連接斷開連接PLD中與門和或門的習(xí)慣畫法(a)(b)YCABCBAACBYYYCBA≥1AC10.1.1PLD中與門、或門和器件連接的習(xí)慣畫法PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項乘積項或項輸入輸出輸入電路輸入電路10.1.2可編程邏輯器件的基本結(jié)構(gòu)

輸入緩沖電路用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動能力。

輸入緩沖電路

(a)一般畫法(b)PLD中的習(xí)慣畫法(a)(b)AAAAAA由多個多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項。例如

CABCCABBAW7=ABCABCW0=與陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項乘積項或項輸入輸出10.1.2可編程邏輯器件的基本結(jié)構(gòu)由多個多輸入與門組成，用以產(chǎn)生輸入變量的各個乘積項。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項乘積項或項輸入輸出CABCCABBAW7=ABCABCW0=●●●●●●BCABC與陣列的

PLD

習(xí)慣畫法10.1.2可編程邏輯器件的基本結(jié)構(gòu)由圖可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC●●●Y3Y2Y1●●●●●●●●●●●●●與陣列或陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項乘積項或項輸入輸出由多個多輸入或門組成，用以產(chǎn)生或項，即將輸入的某些乘積項相加。10.1.2可編程邏輯器件的基本結(jié)構(gòu)

由PLD結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項之和，因此可實現(xiàn)任何組合邏輯函數(shù)。再配以觸發(fā)器，就可實現(xiàn)時序邏輯函數(shù)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項