電子設(shè)計(jì)自動(dòng)化智慧樹(shù)知到期末考試答案章節(jié)答案2024年哈爾濱職業(yè)技術(shù)學(xué)院

電子設(shè)計(jì)自動(dòng)化智慧樹(shù)知到期末考試答案+章節(jié)答案2024年哈爾濱職業(yè)技術(shù)學(xué)院下列工具軟件中，屬于EDA工具軟件的有（）。

答案:QuartusII軟件;MAXPlusII軟件;Xilinx公司的FoundationVHDL結(jié)構(gòu)體包括（）。

答案:結(jié)構(gòu)體說(shuō)明語(yǔ)句;功能描述語(yǔ)句;結(jié)構(gòu)體名進(jìn)程語(yǔ)句（PROCESS）的內(nèi)部結(jié)構(gòu)包括（）。

答案:敏感信號(hào)列表;進(jìn)程說(shuō)明部分;順序描述語(yǔ)句VHDL語(yǔ)言中，屬于非法的標(biāo)識(shí)符有。（）

答案:AND;RETURN;2_a在下列標(biāo)識(shí)符中，不屬于關(guān)鍵字的是（）。

答案:MUX21;AND21下列VHDL端口定義中，可以將信號(hào)和數(shù)據(jù)讀回到內(nèi)部的模式有（）。

答案:BUFFER;INOUT;INEDA工具大致可以分為（）以及下載器等模塊。

答案:仿真器;設(shè)計(jì)輸入編輯器;hdl綜合器;適配器下列語(yǔ)句中不屬于順序語(yǔ)句的有（）。

答案:進(jìn)程PROCESS語(yǔ)句;元件例化語(yǔ)句下列說(shuō)法中，屬于EDA優(yōu)越性的（）。

答案:設(shè)計(jì)移植性好，效率高;用軟件的方式設(shè)計(jì)硬件;系統(tǒng)現(xiàn)場(chǎng)可編程，在線(xiàn)升級(jí)容易;設(shè)計(jì)輸入到硬件系統(tǒng)的轉(zhuǎn)換是由EDA工具軟件自動(dòng)完成的下列語(yǔ)句中屬于時(shí)鐘邊沿檢測(cè)的語(yǔ)句有（）。

答案:IFclk’EVENTANDclk=’1’THEN;IFclk’EVENTANDclk=’0’THEN;IFRISING_EDGE(clk)THENQuartusII的EDA設(shè)計(jì)時(shí)，設(shè)計(jì)文件可以保存在（）。

答案:硬盤(pán)上;英文路徑的文件夾中;工程目錄中在進(jìn)行EDA設(shè)計(jì)的編程或者配置時(shí)，需要使用到的設(shè)備有（）。

答案:下載線(xiàn);計(jì)算機(jī)及EDA工具軟件;實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng);直流穩(wěn)壓電源在VHDL的CASE語(yǔ)句中，條件句中的“=＞”不是操作符號(hào)，它只相當(dāng)與THEN作用。（）

答案:對(duì)EDA的核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全程自動(dòng)化，因此，基于計(jì)算機(jī)環(huán)境的EDA軟件極其重要、必不可少。）

答案:對(duì)在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)結(jié)構(gòu)體。（）

答案:對(duì)在VHDL語(yǔ)言中，與非邏輯操作符是NAND。（）

答案:對(duì)一個(gè)項(xiàng)目的輸入輸出端口是定義在結(jié)構(gòu)體中。（）

答案:錯(cuò)在VHDL中，PROCESS本身是并行語(yǔ)句。（）

答案:對(duì)文本輸入是指采用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的方式。（）

答案:對(duì)在VHDL程序中，實(shí)體和結(jié)構(gòu)體是兩個(gè)必須的基本部分。（）

答案:對(duì)在VHDL的端口聲明語(yǔ)句中，用INOUT聲明端口為輸入輸出雙向方向。（）

答案:對(duì)在VHDL中，變量不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。（）

答案:對(duì)VHDL語(yǔ)言中CASE語(yǔ)句屬于順序語(yǔ)句。（）

答案:對(duì)QuartusII的圖形設(shè)計(jì)文件類(lèi)型是.bdf。（）

答案:對(duì)STD_LOGIC_1164程序包是IEEE庫(kù)中最常用的程序包。（）

答案:對(duì)QuartusII的原理圖設(shè)計(jì)文件的擴(kuò)展名是（）。

答案:．bdfQuartusII是哪個(gè)公司的軟件（）。

答案:ALTERA在QuartusII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計(jì)文件是否正確的過(guò)程稱(chēng)為（）。

答案:綜合下列關(guān)于CASE語(yǔ)句的說(shuō)法不正確的是（）。

答案:CASE語(yǔ)句執(zhí)行必須選中，且只能選中所列條件語(yǔ)句中的一條。VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述（）。

答案:器件的內(nèi)部功能變量是局部量可以寫(xiě)在（）。

答案:進(jìn)程中MAX7000系列是Altera公司目前銷(xiāo)量較大的產(chǎn)品,屬于高性能/高密度的（）。

答案:CPLD對(duì)于信號(hào)和變量的說(shuō)法，哪一個(gè)是不正確的（）。

答案:信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱(chēng)為（）。

答案:綜合器EDA直譯為（）。

答案:電子設(shè)計(jì)自動(dòng)化在VHDL中，語(yǔ)句”FORIIN0TO7LOOP”定義循環(huán)次數(shù)為（）次。

答案:81987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫(xiě)是（）。

答案:不敏感VHDL最常用的庫(kù)是（）。

答案:IEEE下列VHDL語(yǔ)句中，語(yǔ)法錯(cuò)誤的語(yǔ)句有（）。

答案:y:=||a;;y＜=&&a;VHDL程序中常用的預(yù)定義程序包有（）。

答案:STD_LOGIC_1164程序包;STD_LOGIC_UNSIGNED程序包;STD_LOGIC_ARITH程序包;STD_LOGIC_SIGNED程序包VHDL設(shè)計(jì)實(shí)體包括（）。

答案:類(lèi)屬說(shuō)明語(yǔ)句;實(shí)體名;PORT語(yǔ)句;端口列表以下操作屬于EDA工程開(kāi)發(fā)的步驟有（）。

答案:設(shè)置工程名;設(shè)置工程頂層實(shí)體名;設(shè)置目標(biāo)器件;新建工程目錄（文件夾）簡(jiǎn)單門(mén)電路設(shè)計(jì)包括（）。

答案:非門(mén)設(shè)計(jì);2輸入或門(mén)設(shè)計(jì)、或非門(mén)設(shè)計(jì);2輸入異或門(mén)設(shè)計(jì);2輸入與門(mén)設(shè)計(jì)、與非門(mén)設(shè)計(jì)下列VHDL運(yùn)算符中與等于關(guān)系運(yùn)算=相同優(yōu)先級(jí)的運(yùn)算有（）。

答案:＜=;＞;/=;＜常用EDA的設(shè)計(jì)輸入方式包括（）。

答案:狀態(tài)圖輸入;VerilogHDL文本輸入;原理圖輸入;VHDL文本輸入EDA設(shè)計(jì)實(shí)現(xiàn)過(guò)程中仿真包括（）。

答案:時(shí)序仿真;功能仿真以下操作屬于EDA設(shè)計(jì)輸入的有（）。

答案:VerilogHDL文本輸入;VHDL文本輸入;狀態(tài)圖輸入;原理圖輸入在進(jìn)行EDA工程開(kāi)發(fā)仿真時(shí)，需要完成以下（）環(huán)節(jié)。

答案:添加信號(hào)節(jié)點(diǎn);設(shè)置輸入信號(hào)波形;運(yùn)行仿真器;建立波形文件VHDL的操作符包括（）。

答案:關(guān)系操作符;符號(hào)操作符;算術(shù)操作符;邏輯操作符VHDL源程序的文件名不必與設(shè)計(jì)實(shí)體名相同，編譯不受影響。（）

答案:錯(cuò)關(guān)鍵字VARIABLE定義的是變量。（）

答案:對(duì)關(guān)鍵字ARCHITECTURE定義的是結(jié)構(gòu)體。（）

答案:對(duì)在VHDL語(yǔ)言中，或邏輯操作符是OR。（）

答案:對(duì)在VHDL語(yǔ)言中，VHDL不等于關(guān)系運(yùn)算符是/=。（）

答案:對(duì)在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有9種邏輯值。（）

答案:對(duì)在VHDL語(yǔ)言中，或非邏輯操作符是NOR。（）

答案:對(duì)在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由布爾表達(dá)式構(gòu)成。（）

答案:對(duì)1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符必須以英文字母開(kāi)頭。（）

答案:對(duì)下列關(guān)于信號(hào)的說(shuō)法不正確的是（）。

答案:在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。一個(gè)能為VHDL綜合器接受，并能作為—個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱(chēng)為（）。

答案:設(shè)計(jì)輸入VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶(hù)的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)（）。

答案:WORK工作庫(kù)使用QuartusII工具軟件實(shí)現(xiàn)VHDL設(shè)計(jì)輸入，應(yīng)采用（）方式。

答案:文本編輯EDA的中文含義是（）。

答案:電子設(shè)計(jì)自動(dòng)化EPM7128SLC8-15具有多少個(gè)管腳（）。

答案:84個(gè)VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法正確的是（）。

答案:NOT的優(yōu)先級(jí)最高VHDL語(yǔ)言中變量定義的位置是（）。

答案:結(jié)構(gòu)體中特定位置下面哪一個(gè)是QuarutsII中的波形編輯文件的后綴名（）。

答案:Vwf在執(zhí)行QuartusⅡ的（）命令，可以實(shí)現(xiàn)仿真。

答案:Simulator在VHDL中，用語(yǔ)句（）表示clock的上升沿。

答案:clock’EVENTANDclock=’1下列關(guān)于VHDL標(biāo)識(shí)符的說(shuō)法正確的是（）。

答案:標(biāo)識(shí)符必須由英文字母開(kāi)始，不連續(xù)使用下劃線(xiàn)，且不能以下劃線(xiàn)結(jié)束;標(biāo)識(shí)符有26個(gè)英文字母和0-9十個(gè)數(shù)字以及下劃線(xiàn)組成，字母不區(qū)分大小寫(xiě);標(biāo)識(shí)符不允許與VHDL的的關(guān)鍵字重合下列關(guān)于VHDL源程序名稱(chēng)的說(shuō)法中，錯(cuò)誤有（）。

答案:文件名與實(shí)體名可以不同名;文件名與實(shí)體名無(wú)關(guān);文件名必須為16位字符在進(jìn)行EDA工程開(kāi)發(fā)時(shí)，在時(shí)序仿真完成后，編程或配置前，需要完成的操作有（）。

答案:設(shè)置未使用的引腳輸入高電阻狀態(tài);根據(jù)硬件資源規(guī)劃完成引腳鎖定;確認(rèn)設(shè)置的目標(biāo)器件與實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)目標(biāo)器件一致下列有關(guān)VHDL中信號(hào)的說(shuō)法不正確是（）。

答案:信號(hào)賦值采用代入符:=;信號(hào)賦值沒(méi)有延時(shí)在下列端口模式中，可以實(shí)現(xiàn)外部向內(nèi)部數(shù)據(jù)輸入的是（）。

答案:INOUT;IN下列器件中可以作為EDA工程開(kāi)發(fā)的目標(biāo)器件的有（）。

答案:CPLD;EPM7128SLC84-15;FPGA下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符。

答案:AND;9moon;Signal以下語(yǔ)句中屬于流程控制語(yǔ)句的有（）。

答案:IF語(yǔ)句;CASE語(yǔ)句以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下載到（）芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。

答案:FPGA;CPLDEDA開(kāi)發(fā)工具軟件通常必須包括（）軟件包。

答案:綜合器;適配器EDA開(kāi)發(fā)設(shè)計(jì)流程包括設(shè)計(jì)輸入和（）五個(gè)步驟。

答案:硬件調(diào)試;設(shè)計(jì)仿真;設(shè)計(jì)實(shí)現(xiàn);編程或配置下列操作中數(shù)據(jù)EDA開(kāi)發(fā)設(shè)計(jì)流程的有（）。

答案:設(shè)計(jì)實(shí)現(xiàn);設(shè)計(jì)輸入;編程或配置;硬件調(diào)試在VHDL語(yǔ)言中，十六進(jìn)制數(shù)16#E#E1對(duì)應(yīng)的十進(jìn)制數(shù)值是224。（）

答案:對(duì)在VHDL中,可以用語(yǔ)句clock’eventandclock=’0’表示檢測(cè)clock上升沿。（）

答案:錯(cuò)關(guān)鍵字ENTITY定義的是實(shí)體。（）

答案:對(duì)在VHDL語(yǔ)句中，變量賦值是立即生效的。（）

答案:對(duì)在VHDL的端口聲明語(yǔ)句中，用IN聲明端口為輸入方向。（）

答案:對(duì)在VHDL語(yǔ)言中，非邏輯操作符是NOT。（）

答案:對(duì)當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語(yǔ)言包括java和verilog。（）

答案:錯(cuò)下面哪一條命令是QuartusII軟件中引腳鎖定的命令（）。

答案:assignments—＞assignmenteditorVHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Can’topenVHDL“WORK”其錯(cuò)誤原因是（）。

答案:錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。下列語(yǔ)句中，不屬于并行語(yǔ)句的是（）。

答案:CASE語(yǔ)句進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是（）。

答案:在進(jìn)程的最后完成VHDL中,為目標(biāo)變量賦值符號(hào)是（）。

答案::=如果a=1,b=0，則邏輯表達(dá)式（aANDb）OR（NOTbANDa）的值是（）。

答案:1在VHDL中，用語(yǔ)句（）表示clock的下降沿。

答案:clock’EVENTANDclock=’0’下列設(shè)計(jì)中，屬于數(shù)字電子鐘設(shè)計(jì)的功能模塊有（）。

答案:數(shù)據(jù)選擇器（多路開(kāi)關(guān)）設(shè)計(jì);模24計(jì)數(shù)器設(shè)計(jì);分頻器設(shè)計(jì);模60計(jì)數(shù)器設(shè)計(jì)下列選項(xiàng)中是VHDL語(yǔ)言支持常用庫(kù)的有（）。

答案:STD庫(kù);WORK庫(kù);VITAL庫(kù);IEEE庫(kù)下列有關(guān)2輸入與門(mén)實(shí)體名稱(chēng)定義正確是（）。

答案:and_21;and21VHDL語(yǔ)言中數(shù)據(jù)對(duì)象主要包括（）。

答案:信號(hào);變量;常量下列數(shù)據(jù)中不屬于實(shí)數(shù)的有（）。

答案:“1001”;3;‘1’VHDL程序包括（）等結(jié)構(gòu)。

答案:實(shí)體;結(jié)構(gòu)體;庫(kù);程序包;配置下列語(yǔ)句中不屬于并行語(yǔ)句的有（）。

答案:LOOP語(yǔ)句;CASE語(yǔ)句;IF語(yǔ)句一般把EDA技術(shù)的發(fā)展分為CAD、CAE和EDA三個(gè)階段。（）

答案:對(duì)關(guān)鍵字PROCESS定義的是進(jìn)程。（）

答案:對(duì)在EDA中，ISP的中文含義是在系統(tǒng)編程。（）

答案:對(duì)仿真是對(duì)電路設(shè)計(jì)的一種間接檢測(cè)方法。（）

答案:對(duì)描述項(xiàng)目具有邏輯功能的是（）。

答案:結(jié)構(gòu)體QuartusII的VHDL文本文件的擴(kuò)展名是（）。

答案:．vhd適配器的功能是將將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的（）文件。

答案:下載在VHDL的CASE語(yǔ)句中，條件句中的“=＞”不是操作符號(hào)，它只相當(dāng)與（）作用。

答案:THENVHDL屬于（）描述語(yǔ)言。

答案:硬件QuartusII工具軟件是Altera公司推出的（）EDA開(kāi)發(fā)工具軟件。

答案:第四代以下關(guān)鍵字中屬于端口模式定義的有（）。

答案:OUT;INOUT;IN;BUFFERVHDL程序中經(jīng)常用到的庫(kù)有（）。

答案:STD庫(kù);IEEE庫(kù);WORK庫(kù)下列語(yǔ)言中，屬于硬件描述語(yǔ)言的有（）。

答案:VerilogHDL語(yǔ)言;VHDL語(yǔ)言;AHDL語(yǔ)言在VHDL程序的結(jié)構(gòu)體描述中，經(jīng)常采用（）描述方式。

答案:行為描述;結(jié)構(gòu)化描述;數(shù)據(jù)流描述在VHDL語(yǔ)言中，異或邏輯操作符是XOR。（）

答案:對(duì)將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱(chēng)為綜合器。（）

答案:對(duì)一個(gè)項(xiàng)目的功能描述是定義在實(shí)體中。（）

答案:錯(cuò)VHDL語(yǔ)言中PROCESS語(yǔ)句屬于順序語(yǔ)句。（）

答案:錯(cuò)QuartusII中編譯VHDL源程序時(shí)要求（）。

答案:文件名和實(shí)體名要相同在VHDL語(yǔ)言中，下列標(biāo)識(shí)符中合法的標(biāo)識(shí)符有（）。

答案:AND_21;OR21;AND21EDA的中文含義是電子設(shè)計(jì)自動(dòng)化。（）

答案:對(duì)自頂向下設(shè)計(jì)過(guò)程中，描述器件總功能的模塊一般稱(chēng)為（）。

答案:頂層設(shè)計(jì)在進(jìn)行EDA工程編譯時(shí)，需要使用如下（）功能模塊。

答案:裝配器;時(shí)序分析器;綜合器;適配器下列VHDL文字中數(shù)據(jù)字符串型文字的有（）。

答案:“ERROR”;“1001”;“XY7R”一般把EDA技術(shù)的發(fā)展分為（）三個(gè)階段。

答案:CAD;EDA;CAE在進(jìn)行數(shù)字電子鐘設(shè)計(jì)的硬件功能調(diào)試之前，需要完成（）步驟。

答案:功能模塊設(shè)計(jì)與仿真;功能分析與原理框圖繪制;系統(tǒng)頂層設(shè)計(jì)實(shí)現(xiàn)與仿真;編程或配置下列端口模式中可以將數(shù)據(jù)讀到設(shè)計(jì)內(nèi)部的有（）。

答案:IN;BUFFER;INOUT在VHDL程序中，（）是三個(gè)必須的基本部分。

答案:庫(kù);實(shí)體;結(jié)構(gòu)體下列VHDL運(yùn)算符中與AND運(yùn)算相同優(yōu)先級(jí)的運(yùn)算有（）。

答案:NAND;XOR;OR下列VHDL操作符中，屬于關(guān)系操作符的有（）。

答案:＜=;＞=;=;/=下列VHDL文字中，字符串型的文字有（）。

答案:“10011011”;“ERROR”;‘A’;“ABC”在進(jìn)行EDA工程開(kāi)發(fā)和硬件實(shí)現(xiàn)時(shí)，必備的條件包括（）。

答案:計(jì)算機(jī);EDA開(kāi)發(fā)軟件;硬件描述語(yǔ)言;實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)VHDL語(yǔ)言中，順序語(yǔ)句主要包括（）等。

答案:LOOP語(yǔ)句;CASE語(yǔ)句;IF語(yǔ)句;NEXT語(yǔ)句以下數(shù)據(jù)類(lèi)型中屬于STD_LOGIC_1164程序包定義的有（）。

答案:STD_LOGIC_VECTOR;STD_LOGICVHDL的數(shù)據(jù)對(duì)象包括（），它們是用來(lái)存放各種類(lèi)型數(shù)據(jù)的容器。

答案:信號(hào);常量;變量在進(jìn)行EDA設(shè)計(jì)硬件功能調(diào)試時(shí)，可能使用到的電子測(cè)量工具有（）。

答案:直流穩(wěn)壓電源;示波器;萬(wàn)用表在VHDL語(yǔ)言中屬于賦值語(yǔ)句的有（）。

答案:信號(hào)賦值語(yǔ)句;選擇信號(hào)賦值語(yǔ)句;條件信號(hào)賦值語(yǔ)句;變量賦值語(yǔ)句實(shí)現(xiàn)一個(gè)完整的EDA工程開(kāi)發(fā)，必須具備的條件有（）。

答案:計(jì)算機(jī);EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng);EDA工具軟件下列VHDL數(shù)值型文字中，數(shù)值相等的選項(xiàng)有（）。

答案:16#A8;#10#168;#2#10101000以下數(shù)據(jù)類(lèi)型中屬于常用的端口數(shù)據(jù)類(lèi)型的有（）。

答案:INTEGER;BIT_VECTOR;STD_LOGIC;STD_LOGIC_VECTOR順序語(yǔ)句是構(gòu)成（）的基礎(chǔ)。

答案:過(guò)程PROCEDURE;函數(shù)FUNCTION;進(jìn)程PROCESS下列VHDL文字中，整數(shù)型的文字有（）。

答案:45_234_287;56;156E2在VHDL語(yǔ)言的程序中，注釋使用--符號(hào)。（）

答案:對(duì)在VHDL的端口聲明語(yǔ)句中，用OUT聲明端口為輸出方向。（）

答案:對(duì)QuartusII工具紅的VHDL文本文件類(lèi)型是.v。（）

答案:錯(cuò)VHDL語(yǔ)言中IF語(yǔ)句屬于順序語(yǔ)句。（）

答案:對(duì)VHDL語(yǔ)言中LOOP語(yǔ)句屬于順序語(yǔ)句。（）

答案:對(duì)VHDL的數(shù)據(jù)對(duì)象包括變量、常量和信號(hào)，它們是用來(lái)存放各種類(lèi)型數(shù)據(jù)的容器。（）

答案:對(duì)描述項(xiàng)目具有邏輯功能的是結(jié)構(gòu)體。（）

答案:對(duì)關(guān)鍵字SIGNAL定義的是信號(hào)。（）

答案:對(duì)1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)26個(gè)英文字符不區(qū)分大小寫(xiě)。（）

答案:對(duì)描述項(xiàng)目外部特性的是實(shí)體。（）

答案:對(duì)在EDA中，WORK庫(kù)是用戶(hù)的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)。（）

答案:對(duì)一個(gè)完整的VHDL程序應(yīng)包含三個(gè)基本部分，即庫(kù)文件說(shuō)明語(yǔ)句、實(shí)體定義語(yǔ)句和結(jié)構(gòu)體定義語(yǔ)句。（）

答案:對(duì)在VHDL語(yǔ)句中，信號(hào)賦值是延時(shí)生效的。（）

答案:對(duì)在VHDL中，語(yǔ)句”FORIIN0TO7LOOP”定義循環(huán)次數(shù)為7次。（）

答案:錯(cuò)QuartusII的設(shè)計(jì)文件不能直接保存在硬盤(pán)根目錄。（）

答案:對(duì)在VHDL語(yǔ)言中，與邏輯操作符是AND。（）

答案:對(duì)在VHDL中，PROCESS內(nèi)部是順序語(yǔ)句。（）

答案:對(duì)以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終可以編程下載到FPGA或者CPLD芯片中，完成硬件設(shè)計(jì)和驗(yàn)證。（）

答案:對(duì)在EDA中，IP核的中文含義是知識(shí)產(chǎn)權(quán)核。（）

答案:對(duì)在VHDL程序中，一個(gè)項(xiàng)目的輸入輸出端口可以定義在任何位置。（）

答案:錯(cuò)VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDLsyntaxerror:signaldeclarationmusthave‘；’，butfoundbegininstead.其錯(cuò)誤原因是（）。

答案:信號(hào)聲明缺少分號(hào)。下面數(shù)據(jù)中屬于位矢量的是（）。

答案:“11011”符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是（）。

答案:A_下面數(shù)據(jù)中屬于實(shí)數(shù)的是（）。

答案:4.2在執(zhí)行QuartusⅡ的（）命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。

答案:TimingAnalyzerLIBRARYIEEE；USE（）.STD_LOGIC_1164.ALL；

答案:IEEE在EDA中，IP的中文含義是（）。

答案:知識(shí)產(chǎn)權(quán)核ASIC直譯為（）。

答案:專(zhuān)用集成電路在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，不正確的是（）。

答案:進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分和敏感信號(hào)三部分組成；不屬于順序語(yǔ)句的是（）。

答案:PROCESS語(yǔ)句QuartusⅡ的設(shè)計(jì)文件不能直接保存在（）。

答案:根目錄正確給變量X賦值的語(yǔ)句是（）。

答案:X:=A+b;關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是（）。

答案:必須以英文字母開(kāi)頭IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）。

答案:軟IPcyclone系列是Altera公司推出的主流產(chǎn)品，屬于高密度,高速度的（）。

答案:FPGAQuartusII中原理圖輸入文件的后綴是（）。

答案:BDF變量和信號(hào)的描述正確的是（）。

答案:信號(hào)可以帶出進(jìn)程關(guān)鍵字ARCHITECTURE定義的是（）。

答案:結(jié)構(gòu)體VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Line1,Filee:\muxfile\mux21.tdf:TDFsyntaxerror…其錯(cuò)誤原因是（）。

答案:錯(cuò)將設(shè)計(jì)文件的后綴寫(xiě)成.tdf而非.vhd。在進(jìn)行硬件調(diào)試過(guò)程中，只能采用修改EDA工程的方式解決調(diào)試遇到的問(wèn)題。（）

答案:錯(cuò)在進(jìn)行頂層文件設(shè)計(jì)時(shí)，只能采用原理圖的輸入方式。（）

答案:錯(cuò)在進(jìn)行硬件調(diào)試過(guò)程中，只能采用修改硬件調(diào)整的方式解決調(diào)試遇到的問(wèn)題。（）

答案:錯(cuò)在VHDL程序設(shè)計(jì)過(guò)程中，繪制流程圖和狀態(tài)圖的過(guò)程屬于（）。

答案:算法設(shè)計(jì)在進(jìn)行底層模塊設(shè)計(jì)時(shí)，只能采用文本輸入方式。（）

答案:錯(cuò)在EDA的硬件調(diào)試過(guò)程中，通常要用到下列（）工具、儀器。

答案:萬(wàn)用表;信號(hào)發(fā)生器;邏輯分析儀;示波器在VHDL語(yǔ)言中，&表示（）操作。

答案:并置在EDA工程開(kāi)發(fā)與硬件調(diào)試過(guò)程中，通常要先進(jìn)行（）。

答案:需求分析與頂層原理框圖繪制用VHDL語(yǔ)言編寫(xiě)的EDA頂層設(shè)計(jì)文件，通常利用（）語(yǔ)句實(shí)現(xiàn)結(jié)構(gòu)化描述。

答案:元件例化語(yǔ)句用VHDL語(yǔ)言編寫(xiě)的VHDL模塊程序，經(jīng)過(guò)編譯以后，可以生成被頂層（）的元件。

答案:調(diào)用在進(jìn)行EDA工程開(kāi)發(fā)時(shí)，仿真文件需要與（）同名。

答案:工程頂層實(shí)體Mealy型狀態(tài)機(jī)的輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，還與（）有關(guān)。

答案:輸入信號(hào)“次態(tài)”相對(duì)于“現(xiàn)態(tài)”而言，“次態(tài)”一旦被激活，就轉(zhuǎn)變?yōu)樾碌摹艾F(xiàn)態(tài)”了。（）

答案:對(duì)狀態(tài)機(jī)的輸出不僅與當(dāng)前輸入信號(hào)有關(guān)，還與當(dāng)前的狀態(tài)有關(guān)。（）

答案:對(duì)寄存器邏輯用于存儲(chǔ)（）。

答案:狀態(tài)狀態(tài)機(jī)的輸出不僅與當(dāng)前輸入信號(hào)有關(guān)，還與當(dāng)前的狀態(tài)有關(guān)，因此狀態(tài)機(jī)（）基本要素。

答案:動(dòng)作;現(xiàn)態(tài);次態(tài);條件摩爾型狀態(tài)機(jī)的輸出信號(hào)只與（）狀態(tài)有關(guān)。

答案:當(dāng)前狀態(tài)機(jī)一般包含（）兩部分。

答案:寄存器邏輯;組合邏輯在進(jìn)行EDA工程開(kāi)發(fā)時(shí)，頂層設(shè)計(jì)文件需要與（）同名。

答案:工程頂層實(shí)體組合邏輯用于（）。

答案:產(chǎn)生輸出信號(hào);狀態(tài)譯碼在使用CASE語(yǔ)句時(shí)，如果WHEN語(yǔ)句后面給出了條件表達(dá)式的全部定義域，可以不使用WHENOTHERS語(yǔ)句。（）

答案:對(duì)語(yǔ)句clk’EVENT表示（）。

答案:時(shí)鐘信號(hào)clk的屬性，即clk信號(hào)變化時(shí)，clk’EVENT為T(mén)RUE在進(jìn)行門(mén)電路設(shè)計(jì)時(shí)，即可以采取操作符功能描述方式，也可以采用數(shù)據(jù)流的描述方式。（）

答案:對(duì)在進(jìn)行分頻器設(shè)計(jì)時(shí)，計(jì)數(shù)器的位寬取決于（）。

答案:分頻系數(shù)D觸發(fā)器設(shè)計(jì)屬于（）邏輯電路設(shè)計(jì)。

答案:時(shí)序CASE語(yǔ)句必須用ENDCASE語(yǔ)句結(jié)束。（）

答案:對(duì)在進(jìn)行1-7模7計(jì)數(shù)器設(shè)計(jì)時(shí)，計(jì)數(shù)寄存器的位寬應(yīng)該定義為（）位。

答案:3分支IFELSE語(yǔ)句可以嵌套。（）

答案:對(duì)8位異步復(fù)位的可預(yù)置加減計(jì)數(shù)器的設(shè)計(jì)當(dāng)中的8位是指采用無(wú)符號(hào)數(shù)據(jù)，8位數(shù)據(jù)的數(shù)據(jù)范圍就是0~255。（）

答案:對(duì)計(jì)數(shù)器設(shè)計(jì)屬于（）邏輯電路設(shè)計(jì)。

答案:時(shí)序在完成的共陽(yáng)數(shù)碼管譯碼器設(shè)計(jì)基礎(chǔ)上，在信號(hào)輸出前執(zhí)行（