第3章-組合邏輯電路

第三章組合邏輯電路Chapter3CombinationalLogicCircuit本章主要內(nèi)容

第一節(jié)概述第二節(jié)組合邏輯電路的分析和設(shè)計(jì)方法

第三節(jié)若干常用組合邏輯電路

§3.3.1編碼器(Encoder)§3.3.2譯碼器(Decoder)§3.3.3數(shù)據(jù)分配器(Demultiplexer)§3.3.4數(shù)據(jù)選擇器(Multiplexer)§3.3.5比較器(Comparator)§3.3.6加法器(Adder)

第四節(jié)組合邏輯電路中的競爭——冒險(xiǎn)現(xiàn)象§3.1概述根據(jù)邏輯功能的不同，可把數(shù)字電路分為組合邏輯電路（CombinationalLogicCircuit）和時(shí)序邏輯電路（SequentialLogicCircuit）兩大類。一、組合邏輯電路的特點(diǎn)

功能上：任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，而與電路原來的狀態(tài)無關(guān)，即無記憶功能。

電路結(jié)構(gòu)上：只由邏輯門組成，不包含記憶元件，輸出和輸入之間無反饋。二、邏輯功能的描述方式

①邏輯函數(shù)表達(dá)式由框圖可知，輸入與輸出之間的邏輯關(guān)系可用一組邏輯函數(shù)表示：圖3.1.1組合邏輯電路的框圖§3.2組合邏輯電路的分析和設(shè)計(jì)方法分析和設(shè)計(jì)是一對逆過程?！?.2.1組合邏輯電路的分析方法所謂“分析”，即根據(jù)邏輯電路找出電路的邏輯功能。分析的目的：求出邏輯功能或證明給定的邏輯功能正確與否。一、分析步驟：（1）分別用符號標(biāo)注各級門的輸出端。②邏輯圖③真值表④卡諾圖

波形圖二、分析舉例

【例1】分析圖3.2.1所示電路的邏輯功能。

（2）從輸入端到輸出端逐級寫出輸出變量對輸入變量的邏輯表達(dá)式，最后得到輸入變量表示的輸出函數(shù)表達(dá)式。需要時(shí)用卡諾圖或公式化簡法化簡邏輯函數(shù)成最簡形式。（3）列真值表。

（4）根據(jù)真值表或函數(shù)表達(dá)式確定電路的邏輯功能。有時(shí)功能難以用簡練的語言描述，此時(shí)列真值表即可。圖3.2.1【例1】邏輯電路圖表3－2－1【例1】真值表§3.2.2組合邏輯電路的設(shè)計(jì)方法所謂“設(shè)計(jì)”：即根據(jù)給出的實(shí)際邏輯問題，求出實(shí)現(xiàn)這個(gè)邏輯功能的最簡邏輯電路。所謂“最簡”：是指所用器件最少，器件種類最少，而且器件之間的連線也最少。下面結(jié)合例題，闡述組合邏輯電路的一般設(shè)計(jì)步驟。

（1）進(jìn)行邏輯抽象

①分析事件的因果關(guān)系，確定輸入和輸出變量；

②定義邏輯狀態(tài)的含意；

③根據(jù)因果關(guān)系列出真值表；一、設(shè)計(jì)步驟【例2】三人裁判舉重比賽，一個(gè)主裁判，兩個(gè)副裁判。認(rèn)為杠鈴舉上時(shí)，各裁判按自己前面的電鍵（為1），否則不按（為0）；裁判結(jié)果用紅綠燈表示，紅綠燈均亮（為1）表示“完全舉上”，只紅燈亮表示“需研究錄像決定”，其余為未舉上。（1）三個(gè)裁判均按下自己的電鍵，紅綠燈全亮；（2）兩個(gè)裁判（其中一個(gè)為主裁判）按下自己的電鍵，紅綠燈全亮；（3）兩個(gè)副裁判或一個(gè)主裁判按下自己的電鍵，只紅燈亮；（4）其余情況紅綠燈全滅。

試用兩級與或電路實(shí)現(xiàn)滿足上述四種要求的邏輯控制電路。

（2）根據(jù)真值表求出最簡邏輯表達(dá)式；

（3）選定器件的類型：SSI、MSI或PLD等；

（4）根據(jù)器件類型將邏輯函數(shù)化簡或變換成適當(dāng)?shù)男问健?/p>

（5）根據(jù)(4)得出的函數(shù)式畫出邏輯電路圖。圖3.2.2【例2】舉重裁判電路邏輯圖二、完整設(shè)計(jì)舉例【例3】試用與非門設(shè)計(jì)一個(gè)將8421-BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路（99級國教考題）。§3.3若干常用的組合邏輯電路目前，一些常用的邏輯電路已經(jīng)制成了中、小規(guī)模集成化電路產(chǎn)品。§3.3.1編碼器（Encoder）“編碼”：即為了區(qū)分一系列不同的事物，將其中的每個(gè)事物用一個(gè)二值代碼表示。編碼器的邏輯功能：把輸入的每一個(gè)高、低電平信號變成一個(gè)對應(yīng)的二進(jìn)制代碼。一、普通編碼器（CommonEncoder）

特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)編碼信號，否則將發(fā)生混亂。下面以3位二進(jìn)制普通編碼器為例分析普通編碼器的工作原理。圖3.3.13位二進(jìn)制普通編碼器框圖表3-3-13位二進(jìn)制普通編碼器真值表由于普通編碼器在任何時(shí)刻當(dāng)中僅有一個(gè)取值為1，即只有真值表中所列的8種狀態(tài)，而且它的（）種狀態(tài)均為約束項(xiàng)。因此，由真值表可得到邏輯式：思考1：如何用與非門實(shí)現(xiàn)8421-BCD碼普通編碼器？二、優(yōu)先編碼器（PriorityEncoder）或門實(shí)現(xiàn)與非門實(shí)現(xiàn)

特點(diǎn)：允許同時(shí)輸入兩個(gè)以上編碼信號。不過在設(shè)計(jì)優(yōu)先編碼器時(shí)已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊(duì)，當(dāng)幾個(gè)輸入信號同時(shí)出現(xiàn)時(shí)，只對其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。下面以8線-3線優(yōu)先編碼器74LS148為例分析優(yōu)先編碼器的工作原理。

74LS148框圖（俯視圖）如下：圖3.3.274LS148的俯視圖表3-3-274LS148功能表圖3.3.374LS148的邏輯圖由邏輯圖和功能表可知：（1）為選通輸入端，只有在（即S=1時(shí)）編碼器才能正常工作；而在（即S=0時(shí)）所有的輸出端均被封鎖在高電平。且此時(shí)，輸出（由功能表第一行體現(xiàn)）。（2）為選通輸出端，其表達(dá)式為：此式表明：只有當(dāng)所有的編碼輸入端均為高電平（即沒有編碼輸入），且S=1（）時(shí)，才為低電平。為低電平表示“電路工作，但無編碼輸入”。（功能表第二行所示）。（3）為擴(kuò)展端，用于擴(kuò)展編碼功能，其表達(dá)式為：此式表明：只要任何一個(gè)編碼輸入端有低電平信號輸入（即有編碼信號），且S=1（即

），即為低電平。所以，低電平輸出信號表示“電路工作，且有編碼輸入”。（功能表第3——10行所示）。（4）在，且有編碼輸入的工作狀態(tài)下，允許當(dāng)中同時(shí)有幾個(gè)輸入端低電平，且其中優(yōu)先權(quán)最高，優(yōu)先權(quán)最低。【例1】試用兩片74LS148接成16線-4線優(yōu)先編碼器，將

16個(gè)低電平輸入信號編為0000~111116個(gè)4位二進(jìn)制代碼，其中的優(yōu)先權(quán)最高，的優(yōu)先權(quán)最低。接成的電路圖如圖3.3.4所示：思考2：如何用一片74LS148實(shí)現(xiàn)8421-BCD碼優(yōu)先編碼器？圖3.3.4用兩片74LS148接成的16線－4線優(yōu)先編碼器邏輯圖§3.3.2譯碼器（Decoder）邏輯功能：將每個(gè)輸入的二進(jìn)制代碼對應(yīng)的輸出為高、低電平信號。譯碼是編碼的反操作。常用的譯碼器有二進(jìn)制譯碼器（binarydecoder）、二—十進(jìn)制譯碼器（binary-codeddecimaldecoder）、顯示譯碼器（displaydecoder）等。一、二進(jìn)制譯碼器（最小項(xiàng)譯碼器）輸入：一組二進(jìn)制代碼輸出：一組與輸入代碼一一對應(yīng)的高、低電平信號。例：3位二進(jìn)制（3線－8線）譯碼器框圖如下所示：二進(jìn)制譯碼器可采用二極管與門陣列或三極管集成門電路等構(gòu)成。圖3.3.53線－8線譯碼器框圖（1）二極管與門陣列譯碼器電路圖3.3.6二極管與門陣列構(gòu)成的3位二進(jìn)制譯碼器電路圖1(3V)1(3V)0(0V)+5V用二極管與門陣列構(gòu)成的譯碼器：（2）三極管集成門譯碼器電路中規(guī)模（MSI）集成電路通常采用三極管集成門（如TTL）電路。下面以74LS1383線－8線譯碼器為例來分析譯碼器的工作原理：優(yōu)點(diǎn)：

1、電路的輸入電阻較低而輸出電阻較高；

2、輸出的高、低電平信號發(fā)生偏移（0.7V）。因此，二極管門陣列譯碼器通常用于大規(guī)模（LSI）集成電路中。結(jié)構(gòu)簡單缺點(diǎn)：圖3.3.774LS138框圖及實(shí)物圖表3-3-374LS138功能表74LS138框圖及其各輸出函數(shù)表達(dá)式如下：最小項(xiàng)譯碼器二、二－十進(jìn)制譯碼器邏輯功能：將輸入的BCD碼的10個(gè)代碼譯成10個(gè)高、低電平輸出信號。它屬于碼制變換譯碼器中的一種。

4線－10線譯碼器74LS42是二－十進(jìn)制譯碼器的一個(gè)典型例子，它將所輸入的8421－BCD碼二進(jìn)制代碼譯成十進(jìn)制代碼0～9。

74LS42的功能表（真值表）如下所示：表3-3-474LS42功能表圖3.3.874LS42邏輯電路圖74LS42邏輯電路圖及各輸出表達(dá)式如下所示：思考：如何實(shí)現(xiàn)5421、2421、余3碼等BCD碼的譯碼轉(zhuǎn)換？三、顯示譯碼器邏輯功能：將數(shù)字（0～9）、文字、符號（A~F)等的二進(jìn)制代碼翻譯并顯示出來的電路叫顯示譯碼器。它包括譯碼驅(qū)動電路和數(shù)碼顯示器兩部分。按發(fā)光物質(zhì)分，數(shù)碼顯示器可以分為以下四種類型：

1）半導(dǎo)體顯示器，亦稱發(fā)光二極管（LED）顯示器；

2）熒光數(shù)字顯示器，如熒光數(shù)碼管、場效發(fā)光數(shù)字板等；

3）液晶數(shù)字顯示器，如液晶顯示器（LCD)、電泳顯示器等；

4）氣體放電顯示器，如輝光數(shù)碼管、等離子顯示板等。數(shù)碼顯示實(shí)物圖半導(dǎo)體數(shù)碼管（八段）外形圖及等效電路缺點(diǎn):

工作電流較大，每一段工作電流在10mA左右。優(yōu)點(diǎn):

工作電壓低、體積小、壽命長、可靠性高，響應(yīng)時(shí)間短（），亮度較高。液晶顯示器結(jié)構(gòu)及工作原理缺點(diǎn):

亮度很差，響應(yīng)速度較低（10～200ms）。優(yōu)點(diǎn):

功耗極小，工作電壓很低（<1V）。例：BCD七段字符譯碼顯示電路圖3.3.97448驅(qū)動BS201A（a）接線圖（b）七段顯示字型數(shù)碼顯示電路譯碼驅(qū)動電路RVCC…表3-3-574LS48功能表四、譯碼器的應(yīng)用（1）在存儲器中的應(yīng)用用作地址譯碼器或指令譯碼器，譯碼器輸入地址碼，輸出為存儲單元地址。如n位地址線可尋址個(gè)單元。

（2）擴(kuò)展應(yīng)用在需進(jìn)行大容量譯碼時(shí)，可將芯片進(jìn)行擴(kuò)展。

【例2】試用兩片74LS138組成4線－16線譯碼器，將輸入的4位二進(jìn)制代碼譯成16個(gè)獨(dú)立的低電平信號。圖3.3.10用兩片74LS138接成的4線－16線譯碼器如何用74LS138實(shí)現(xiàn)5線－32線譯碼器？（3）實(shí)現(xiàn)邏輯函數(shù)由于n變量二進(jìn)制譯碼器可以提供變量的個(gè)最小項(xiàng)非的輸出，而任何邏輯函數(shù)均可化為最小項(xiàng)之和的標(biāo)準(zhǔn)形式，所以利用二進(jìn)制譯碼器和一些必要的邏輯門可以實(shí)現(xiàn)邏輯函數(shù)。

【例3】用74LS138實(shí)現(xiàn)函數(shù)F(A,B,C)=AB+AC+BC

【例4】試用74LS138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路。輸出的邏輯函數(shù)為Foundation演示注：實(shí)現(xiàn)多變量譯碼輸入的邏輯函數(shù)時(shí)，可以先擴(kuò)展再按上述方法實(shí)現(xiàn)。

思考：如何用74LS138實(shí)現(xiàn)組合邏輯函數(shù)(4)有些二進(jìn)制譯碼器還可作數(shù)據(jù)分配器使用?！?.3.3數(shù)據(jù)分配器（Demultiplexer）數(shù)據(jù)傳輸過程中，有時(shí)需要將數(shù)據(jù)分配到不同的數(shù)據(jù)通道上，能夠完成這種功能的電路稱為數(shù)據(jù)分配器，亦稱多路分配器、多路調(diào)節(jié)器，簡稱DEMUX，其電路為單輸入、多輸出形式。1、數(shù)據(jù)分配器的邏輯功能

DEMUX的功能如同多位開關(guān)一樣，將輸入D送到選擇輸入指定的通道上（如圖3.3.11所示）。圖3.3.11數(shù)據(jù)分配器示意圖圖3.3.12數(shù)據(jù)分配器示意圖表3-3-6數(shù)據(jù)分配真值表圖3.3.12所示為一個(gè)四路數(shù)據(jù)分配器的邏輯圖，D為被傳輸?shù)臄?shù)據(jù)，，是選擇輸入端，為數(shù)據(jù)輸出端。2、1路－8路DEMUX74138（應(yīng)用（4））

74138不僅可以作3線－8線譯碼器，而且還可用作1路－8路數(shù)據(jù)分配器（如圖3.3.13所示）。圖3.3.1374138用作1路－8路數(shù)據(jù)分配器的邏輯符號（a）國際邏輯符號（b）慣用邏輯符號3、DEMUX的應(yīng)用

基本用途：有選擇的將一個(gè)數(shù)據(jù)送到多路輸出中的一路?！?.3.4數(shù)據(jù)選擇器（Multiplexer）能夠?qū)崿F(xiàn)從多路數(shù)據(jù)中選擇一路進(jìn)行傳輸?shù)碾娐方凶鰯?shù)據(jù)選擇器，亦稱多路調(diào)制器、多路開關(guān)或多路選擇器（簡稱MUX）。

1、數(shù)據(jù)選擇器的邏輯功能

MUX的功能正好與DEMUX相反，為多輸入、單輸出形式。四選一MUX示意圖如下圖所示，圖中開關(guān)K受選擇輸入控制。目前，常用的MUX有二選一、四選一、八選一和十六選一等多種類型。圖3.3.14四選一數(shù)據(jù)選擇示意圖2、八選一數(shù)據(jù)選擇器74151八選一MUX需要3個(gè)選擇輸入端，8個(gè)數(shù)據(jù)輸入端，并有互補(bǔ)的原碼和反碼兩種輸出形式。

74151的慣用邏輯符號和真值表如下所示：圖3.3.1574151慣用邏輯符號表3-3-774151真值表3、雙四選一數(shù)據(jù)選擇器74153

74153包含兩個(gè)完全相同的4選一MUX，兩個(gè)MUX有公共的地址輸入端，而數(shù)據(jù)輸入和輸出端各自獨(dú)立。通過給定不同的地址代碼（),即可從4個(gè)輸入數(shù)據(jù)中選出所需要的一個(gè)，并送至輸出端Y。

74153的慣用邏輯符號和真值表如下：圖3.3.1674153慣用邏輯符號表3-3-874153真值表例：試用雙四選一MUX74LS153組成一個(gè)8選一MUX。圖3.3.17用雙四選一MUX74153組成8選一MUX示意圖4、數(shù)據(jù)選擇器的應(yīng)用（1）與數(shù)據(jù)分配器（DEMUX）一起實(shí)現(xiàn)多路信號分時(shí)傳送?！纠?】圖3.3.18多路信號的分時(shí)傳送SA（2）實(shí)現(xiàn)組合邏輯函數(shù)原理：若邏輯函數(shù)變量的數(shù)目與數(shù)據(jù)選擇器選擇輸入端的數(shù)目相等，則函數(shù)最小項(xiàng)的數(shù)目就與數(shù)據(jù)選擇器輸入端的數(shù)目相同，這樣可以直接用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)。

【例2】試用74151實(shí)現(xiàn)邏輯函數(shù)F(A,B,C)=AB+AC+BC圖3.3.19用74152實(shí)現(xiàn)邏輯函數(shù)11110000【例3】試用一片74151實(shí)現(xiàn)邏輯函數(shù)圖3.3.20用74151實(shí)現(xiàn)邏輯函數(shù)（a）引入變量的卡諾圖（b）邏輯圖【例4】試用半片雙四選一74153實(shí)現(xiàn)交通信號燈故障監(jiān)視電路。思考：如何用一片74151實(shí)現(xiàn)邏輯函數(shù)圖3.3.2174151實(shí)現(xiàn)交通信號燈監(jiān)視電路圖（3）數(shù)據(jù)選擇器的擴(kuò)展

【例5】下圖為一個(gè)將十六選一MUX擴(kuò)展為六十四選一MUX的實(shí)例。圖3.3.22數(shù)據(jù)選擇器的擴(kuò)展使用MUX和DEMUX實(shí)現(xiàn)組合邏輯函數(shù)F的共同點(diǎn)是：

1）不用對F進(jìn)行化簡，可節(jié)省時(shí)間；

2）檢查和排除故障容易；

3）可以使集成芯片的數(shù)目減到最少?！?.3.5數(shù)值比較器（DigitalComparator

）在一些數(shù)字系統(tǒng)當(dāng)中經(jīng)常要求比較兩個(gè)數(shù)字的大小。為完成這一功能所設(shè)計(jì)的各種邏輯電路簡稱為數(shù)值比較器。一、一位數(shù)值比較器兩個(gè)1位二進(jìn)制數(shù)A,B相比的情況有以下幾種：

①A>B（即A=1,B=0），則，所以可用作為A>B的輸出信號。②同理可用作為A<B的輸出信號。③同理可用A⊙B作為A=B的輸出信號。于是，1位數(shù)值比較器的電路圖可如下設(shè)計(jì)：圖3.3.231位數(shù)值比較器邏輯圖二、多位數(shù)值比較器在比較兩個(gè)多位數(shù)的大小時(shí)，必須自高而低的逐位比較，而且只有在高位相等時(shí)，才需比較較低位。下圖示出了4位比較器CC14585的邏輯圖。圖3.3.244位數(shù)值比較器CC14585邏輯圖在比較兩個(gè)4位以上的二進(jìn)制數(shù)時(shí)，應(yīng)將兩片以上的CC14585級聯(lián)，組合成位數(shù)更多的比較電路。例：試用兩片CC14585組成一個(gè)8位比較器。圖3.3.25將兩片CC14585接成8位數(shù)值比較器§3.3.6加法器（Adder

）兩個(gè)二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無論是加、減、乘、除，目前在數(shù)字計(jì)算機(jī)中都是化為若干步加法運(yùn)算加移位進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。

一、1位加法器

1、半加器（HalfAdder）若不考慮有來自低位的進(jìn)位將兩個(gè)1位二進(jìn)制數(shù)相加，稱為半加。實(shí)現(xiàn)半加運(yùn)算的電路叫做半加器。半加器的真值表、邏輯表達(dá)式、電路圖和慣用符號如下所示：表3-3-9半加器的真值表圖3.3.26半加器的電路圖和慣用邏輯符號半加器的邏輯表達(dá)式輸入輸出ABSCO00000110101011012、全加器（FullAdder）

將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)考慮來自低位的進(jìn)位，即將兩個(gè)對應(yīng)的加數(shù)和來自低位的進(jìn)位3個(gè)數(shù)相加。這種運(yùn)算稱為全加，所用電路稱為全加器。

1位全加器的真值表、邏輯表達(dá)式、電路圖和慣用符號如下所示：表3-3-10全加器的真值表全加器的邏輯表達(dá)式輸入輸出CIABSCO0000000110010100110110010101011100111111圖3.3.27全加器的電路圖和慣用邏輯符號二、多位加法器

1、串行進(jìn)位加法器

原理：依次將低位全加器的進(jìn)位輸出端CO接到高位全加器的進(jìn)位輸入端CI即可構(gòu)成多位串行加法器。

例：4位串行進(jìn)位加法器電路如下：圖3.3.284位串行加法器電路在Foundation2.1中演示七人表決電路——全加器應(yīng)用之一。2、超前進(jìn)位加法器為了提高運(yùn)算速度，須減小或消除由于進(jìn)位信號逐級傳遞所耗費(fèi)的時(shí)間。由于第i位的進(jìn)位輸入信號一定能由和唯一確定，所以可先得出每一位全加器的進(jìn)位輸入信號，而無需再從最低位開始向高位逐級傳遞進(jìn)位信號了，這就有效的提高了運(yùn)算速度。采用這種結(jié)構(gòu)形式的加法器為超前進(jìn)位（CarryLookahead）加法器。串行進(jìn)位加法器的優(yōu)點(diǎn)：電路結(jié)構(gòu)比較簡單；

缺點(diǎn)：運(yùn)算速度慢。下圖示出了4位超前進(jìn)位加法器74LS283的電路圖：圖3.3.2974LS283的邏輯圖由圖可知，兩個(gè)加數(shù)送到輸入端到完成加法運(yùn)算只需三級門電路的傳輸時(shí)間，這樣，運(yùn)算速度大大提高了，但電路復(fù)雜程度也隨之急劇上升。為擴(kuò)充相加數(shù)的位數(shù)，可將多片低位加法器級聯(lián)。例：4片74283級聯(lián)成16位二進(jìn)制加法電路的電路為：圖3.3.3074283級聯(lián)成16位二進(jìn)制加法電路三、用加法器設(shè)計(jì)組合邏輯電路對“變量＋變量”或“變量＋常量”類型的邏輯函數(shù)用加法器設(shè)計(jì)起來非常簡單。

例：試設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將BCD代碼的8421碼轉(zhuǎn)換成余3碼。圖3.3.31用加法器設(shè)計(jì)的代碼轉(zhuǎn)換電路§3.4組合邏輯電路中的競爭－冒險(xiǎn)現(xiàn)象一、競爭－冒險(xiǎn)現(xiàn)象及成因

圖3.4.1競爭－冒險(xiǎn)現(xiàn)象成因：當(dāng)兩個(gè)輸入信號同時(shí)向相反的邏輯電平跳變時(shí)（一個(gè)從1變?yōu)?，一個(gè)從0變?yōu)?），由于存在時(shí)刻上的差異，使兩個(gè)信號在的極短時(shí)間內(nèi)同時(shí)為高電平或低電平，從而產(chǎn)生尖峰脈沖，不符合門電路穩(wěn)態(tài)下的邏輯功能，產(chǎn)生內(nèi)部噪聲。

競爭