《專用集成電路設計基礎教程》課件第6章

6.1全定制設計方法（Full-CustomDesignApproach）6.2半定制設計方法（Semi-CustomDesignApproach）6.3可編程邏輯器件（PLD）設計方法6.4現場可編程門陣列（FPGA）設計方法6.5不同設計方法的比較第6章專用集成電路設計方法

6.1全定制設計方法(Full-Custom

DesignApproach)

全定制設計方法(Full-CustomDesignApproach)是利用各種EDA工具，從每個半導體器件的圖形、尺寸開始設計，直至整個版圖的布局、布線等完成。在全定制ASIC中，設計人員不使用已預先測試和具有預定特性的單元去進行全部或部分設計。原因可能是現有的單元庫速度不夠快、邏輯單元不夠小或功耗太大。當采用新的或專門的ASIC工藝因而無現成單元庫或因ASIC太特殊必須定制設計某些電路時，也需要使用全定制設計。在全定制設計方法中，當確定了芯片的功能、性能、允許的芯片面積和成本后，設計人員要對結構、邏輯、電路等各個層次進行精心的設計，對不同方案進行反復比較，特別要對影響性能的關鍵路徑作出深入的分析，一旦確定以后就進入全定制版圖設計階段。

全定制版圖設計的特點是針對每個晶體管進行電路參數和版圖優(yōu)化，以獲得最佳的性能(包括速度和功耗)以及最小的芯片面積。通常利用人機交互式圖形編輯系統(tǒng)，由版圖設計人員設計版圖中各個器件及器件間的連線。利用全定制方法進行設計時，除了要求有人機交互的圖形編輯系統(tǒng)支持外，還要求有完整的檢查和驗證的EDA工具。這些工具包括設計規(guī)則檢查(DRC)、電學規(guī)則檢查(ERC)、連接性檢查、版圖參數提取(LPE)、電路圖提取、版圖與電路圖一致性檢查(LVS)等。通過這些工具可發(fā)現人機交互過程中所造成的版圖上的某些錯誤，然后加以徹底糾正。但這種設計方法要求設計者具有微電子技術和生產工藝等方面的專業(yè)知識，以及一定的設計經驗。而且全定制方法的設計周期長，查錯困難且設計成本較高。

6.2半定制設計方法(Semi-Custom

DesignApproach)

半定制設計方法(Semi-CustomDesignApproach)適用于要求設計成本較低、設計周期較短而生產批量比較小的芯片設計。一般采用此種方法可迅速設計出產品并投入市場，在占領市場后再用其他方法進行一次“再設計”。半定制的含意就是對一批芯片作“單獨處理”，即單獨設計和制作接觸孔和連線以完成特定的電路要求。這樣就使從設計到芯片制作完成的整個周期大大縮短，因而設計和制造成本大大下降。但基于門陣列的ASIC半定制設計方法的門利用率較低，芯片面積比起全定制設計的芯片要大。

半定制法可分為標準單元和門陣列兩種設計方法。6.2.1標準單元設計方法

1.概述

基于標準單元的ASIC通常采用預先設計好的稱為標準單元的邏輯。也就是說，在標準單元設計法中，基本電路單元(如與非門、或非門、多路開關、觸發(fā)器、全加器等)的版圖是預先設計好的，且放在EDA工具的版圖庫中，具有統(tǒng)一的高度。這部分版圖不必由設計者自行設計，這也是稱之為“半定制”的原因。設計者利用各種EDA工具繪制電路方框圖或輸入一種電路描述文件，再輸入壓焊塊的排列次序，標準單元法自動設計系統(tǒng)將根據方框圖中單元邏輯電路符號與單元電路版圖的對應關系，自動布局布線，生成版圖。在布局和布線過程中，布線通道的高度由設計系統(tǒng)根據需要加以調整，當布線發(fā)生困難時，將通道間距適當加大，因而布局布線是在一種不太受約束的條

件下進行的，可以保證100％的布線布通率。設計者也可以利用標準單元的版圖進行人工布局布線。一般來講，人工布局布線的硅片面積利用率較高，但費時較多，容易出錯。標準單元法不要求設計者必須具有專業(yè)的半導體工藝知識。標準單元設計可使ASIC版圖布局過程自動化。標準單元組水平放置，形成行，行與行垂直堆放形成可變的矩形塊(設計中可以改變形狀)，然后可將上述可變矩形塊與其他標準單元塊或全定制邏輯塊相連。

對于標準單元法，雖然每個被調用的單元都是事先設計好的，但制造芯片時的各層掩膜版圖則需要根據布圖結果進行專門的加工定制，即不同的電路需要一套完整的不同層的掩膜版圖，因而無法事先完成部分加工工序?？梢?，在標準單元設計方法中，ASIC設計人員只需確定標準單元的布局以及在CBIC(CellBasedIC)中的互連即可。其優(yōu)點是：采用了預先設計、預先測試過的具有預定特性的標準單元庫，設計人員可省時、省錢、減小風險。另外，可對每個標準單元進行個別優(yōu)化。例如，設計單元庫時，可選擇標準單元中的每個晶體管，使其速度最快或面積最小。但CBIC的缺點是要花較多的時間和費用來設計或購買標準單元庫，另外，要花費較多的時間為新的ASIC設計制作所有的掩膜層。圖6-1示出了鋁連線前用標準單元法設計的芯片示意圖。不同的標準單元具有相同的高度，而寬度則根據單元的復雜程度而定。芯片主要分為3個區(qū)域：①四周的I／O單元和壓焊塊；②單元部分；③布線通道。電源線和地線在不同的單元中也位于相同的高度。每一排中的各標準單元的電源線和地線可以自動對齊，相互連接。由于標準單元本身的信號端都引到了單元的上下兩端，因此單元之間的連線都處在布線通道內。圖6-1標準單元法設計的芯片示意圖(a)UDD、USS在兩端;(b)標準單元示意圖；(c)標準單元法的版圖布置

2.標準單元庫

單元庫中的每個標準單元都采用全定制方法設計。使用這些預先設計好的具有預定特性的電路，不必做任何全定制設計。這種設計方式在獲得與全定制ASIC同樣的性能和靈活性的同時，減少了設計時間，而且風險也較小。

1)標準單元庫的結構特征

單元庫的結構特征如圖6-2所示。

(1)標準單元庫包括基本單元、宏單元、I/O單元等。

(2)基本單元和宏單元等高，但一般不等寬。

(3)UDD、USS

分別在頂部和底部。

(4)單元的信號端口從頂端、底端或同時從頂底端引出。

(5)CMOS工藝包括雙層金屬、單層多晶硅、硅柵、N阱等。圖6-2單元庫的結構特征

2)單元庫中各單元的主要功能特點

(1)可升級的SCMOS.TDB很重要，但成熟的是CMOS3.TDB庫，它主要包括：

·SSI.TDB：包括基本單元、I/O單元、測試單元。

·MSI.TDB：包括功能單元。

(2)工作電壓為3～7V。

(3)工作溫度范圍是-55～125℃(國軍標)，已經通過驗證。

(4)設計投片后，系統(tǒng)時鐘可工作在20MHz以上。

3.設計步驟

標準單元法的主要設計步驟如下：

首先，設計者利用電路方框圖調用電路符號庫中的單元電路(如D觸發(fā)器、與非門)符號，繪制邏輯方框圖或利用一種硬件描述語言(如HDL)編寫系統(tǒng)設計的程序，這步稱為設計輸入。

接著，設計輸入文件經過編譯后，給出一種由中間設計語言IDL(InternecliareDesignLanguage)編寫的文件，它可以稱為網表(netlist)。這種網表可能與生產工藝有關，也可能只描述電

路原理，與生產工藝和實際電參數無關。在決定生產工藝之后，需要結合工藝參數將此表編譯，得出另一種網表(和工藝參數有關的網表)，然后進行功能模擬。若模擬結果符合設計要求，就可以將網表文件送交工廠生產；或者將網表經過版圖繪制軟件，變成掩模版圖送交工廠生產，此掩膜的繪制是由該軟件調用單元版圖庫中的單元版圖自動布局布線功能完成的。

在進行功能模擬時，連線分布電容量的值是按公式算出的，可能不符合實際情況。版圖設計好后，分布電容的值就進一步確定了，所以可對原設計進行修正，進行測試模擬(后模擬)。

一個典型的標準單元設計流程如圖6-3所示。圖6-3典型的標準單元設計流程6.2.2門陣列設計方法

1.概述

門陣列是指在一個芯片上把邏輯門排列成陣列形式，這些基本門通常是三輸入與非門之類的完備邏輯函數。每個門具有相同的版圖形狀，門與門之間暫不相連，因此構成一個未完成的邏輯陣列。嚴格地講，門陣列設計方法是指把單元(若干器件)排列成陣列形式，每個單元內含有若干器件，通過連接單元內的器件使每個單元實現某種類型門的功能，并通過各單元之間的連接實現電路要求的方法?；ミB線的確定要根據用戶電路的不同而最終完成半定制。等待做最后布線的門陣列半成品稱為母片(Master)。由于芯片內的單元是相同的，因而可以采用統(tǒng)一的掩膜，而且可以完成連線以外的所有芯片的加工步驟(即金屬化前的所有工序)，這樣的芯片可以大量制造并存儲起來，在需要時可以從中取出一部分加以“單獨處理”。所謂“單獨處理”，就是根據網絡的要求，考慮如何進行門的布局和門之間的連線。這時就需要單獨設計和制作用于接觸孔相連線的掩膜版。對于單層布線工藝，需再設計制作兩塊掩膜版(一為接觸孔，另一為金屬連線)；對于雙層布線工藝，則需4塊掩膜版(一為接觸孔，一為通孔，另兩塊分別為第一層金屬和第二層金屬)。對于一些標準的邏輯門，如與非門、或非門、觸發(fā)器等可事先將若干個基本單元用確定的連線連接起來，構成所謂的“宏單元”。這樣會加快門陣列的設計過程，因為這時只需對“宏單元”進行布局，并在“宏單元”之間布線即可。門陣列芯片的制造商為了適應不同規(guī)模電路的需要，設計和制作了不同尺寸(含有不同數目的基本單元和不同數目的I／O單元及壓焊塊)的母片供用戶選用。對于一個給定的設計要求，可選用該系列中的某一品種；如果此品種由于單元數或壓焊塊數的限制而不能滿足設計要求時，就可選用此系列中另一較大型的品種。對于給定系列內的所有品種，其柵格結構(GridSystem)是完全相同的。因此對于同一系列，把某品種上的設計轉移到另一品種上是非常容易的。因此，門陣列的生產周期大大縮短，成本大大下降，掩膜版的成本約為通常情況下的1/4～1/8，適用于要求周期短而生產批量小的產品的設計。但門陣列芯片面積的利用率較低，對于較小的門陣列，其門的利用率約為80%～90％，對于大的門陣列，其門的利用率約為40%～60％。門陣列母片可以由雙極型工藝、MOS工藝和BiCMOS工藝制造。顯然，不同工藝結構的門陣列具有很強的工藝特點。母片上的元件陣列結構既可以為數字集成電路專用，也可以是數

字電路和模擬電路兼容的結構。只要在母片上預置一些幾何尺寸不同、電極獨立的晶體管，預置一些電阻、電容等無源器件并使模擬陣列與數字陣列有良好的隔離，就可以得到數模電路兼容的門陣列電路。門陣列電路通常應具有以下部分：

(1)用來與外引線相連接的接線點(也常稱為壓焊盤)。

(2)輸出緩沖單元，用以驅動較重的負載和實現隔離。

(3)分布式電源饋線和地線。

(4)晶體管陣列和二極管陣列。

(5)隱埋層連線，分單層連線和雙層金屬連線兩種。多一層布線就需要多設計一張連線掩膜，從而增加了設計周期和成本。門陣列的兩種典型版圖布局如圖6-4所示。兩種布局都可劃分為三個區(qū)域：四周是壓焊塊及I/O電路，芯片中間為單元區(qū)和連線通道區(qū)。連線通道處于單元之間，連線為一系列垂直方向和水平方向的線段。如果門陣列允許有雙層金屬連線，則金屬層之間通過“通孔(via)”連接。一般第一層金屬是水平的，第二層是垂直的。如果只允許單層金屬，則水平線段為金屬，垂直線段就必須采用多晶硅。圖6-4門陣列的兩種典型版圖布局

2.基于門陣列的ASIC的類型

在門陣列(GateArray，GA)或基于門陣列的ASIC中，晶體管在硅圓片上是預先確定的。門陣列上預先確定的晶體管圖案即為基本陣列，基本陣列由最小單元重復排列組成，最小單元即為基本單元(有時稱為基元)。只有上面幾層用做晶體管間互連的金屬層由設計人員用全定制掩膜方式確定。為了區(qū)別于其他類型的門陣列，這種門陣列稱為掩膜式門陣列(MaskedGateArray，MGA)。設計人員可從門陣列單元庫中選擇預先設計和具有預定特性的邏輯單元。門陣列庫中的邏輯單元常稱為宏單元，因為每個邏輯單元的基本單元的版圖是一樣的，只有互連(單元內以及單元之間)是定制的，所以門陣列宏單元類似于軟件中的宏指令?？梢詫⒁淹瓿蓴U散并形成晶體管的硅圓片儲備待用(所以有時把門陣列稱為預擴散陣列)。對于MGA，只有金屬互連是各不相同的，因此可把儲備的硅圓片用于不同需求的客戶。采用金屬化之前的預制硅圓片可使制備MGA所需要的時間(制造周期)減少到幾天到兩周。與定制或基于單元的ASIC設計相比，由于各個客戶分擔了MGA所有初始制造步驟的費用，因此降低了MGA的成本。基于門陣列的ASIC(或MGA)的主要類型有：通道式門陣列、無通道式門陣列、結構式門陣列等。在MGA上晶體管排列(或陣列化)的方法有兩種：通道式門陣列中，晶體管行與行之間的空間用做布線；無通道式門陣列中，采用未使用的晶體管進行布線。通道式門陣列首先被開發(fā)出來，但現在無通道式門陣列的使用更為廣泛。結構式(或內嵌式)門陣列分通道式或無通道式兩種，但它們都包括(或內嵌)定制塊。

1)通道式門陣列

在通道式門陣列設計中，各單元被排列成行，行與行之間留有作為連線用的通道區(qū)，通道的高度是固定的。這就是“有通道門陣列”這一名稱的由來。為了保證單元之間的布線具有100％的布通率，希望有較寬的通道，但這會導致出現無用的走線區(qū)域，浪費硅面積。

圖6-5所示為通道式門陣列，此類MGA的主要特性為：只有互連是定制的；互連使用預先確定的基本單元行之間的空間。圖6-5通道式門陣列管芯：基本單元的行之間的空間用于互連通道式門陣列與CBIC相似，都使用由用于互連的通道分開的單元行。二者的不同之處是：通道式門陣列中單元的行與行之間用于互連的空間是固定的，而CBIC中的單元行與行之間的間隔可以調整。

2)無通道式門陣列

為了克服常規(guī)門陣列的門利用率較低的缺點，現在已開發(fā)出無通道門陣列，又稱門海(SOG，Sea-Of-Gates陣列)技術，它標志著第二代門陣列技術的出現。其版圖的中心部位全部為門陣單元，自動布線時直接經過未使用的單元進行布線，所以單元電路可大可小，且連線通道的自由度也增加了。圖6-6是無通道式門陣列。無通道式門陣列與通道式門陣列的主要區(qū)別是其沒有預留單元間的布線區(qū)，而是在門陣列器件上面布線。通過定制第一層金屬Metal1和晶體管之間連接的接觸層，就可以實現上述布線。當無通道式門陣列的晶體管區(qū)域用做布線時，其下面的器件并沒有接觸，即不使用這些晶體管。圖6-6無通道式門陣列或門海(SOG)陣列管芯：核心區(qū)域布滿基本單元陣列邏輯密度是指一定硅片面積上可實現的邏輯門。無通道式門陣列的邏輯密度比通道式門陣列的密度高，這是因為兩種陣列的結構類型不同。無通道式門陣列中的接觸掩膜是定制的，

而通道式門陣列中通常不是定制的，這導致無通道式門陣列的單元密度較高。由于可在不用的接觸區(qū)上布線，因此可增加無通道式門陣列中門陣列單元的密度。

3)結構式(或內嵌式)門陣列

結構式門陣列或內嵌式門陣列結合了CBIC和MGA的一些特點。MGA的一個缺點是它的門陣列基本單元是固定的，要實現存儲器之類的電路既困難、又低效。在內嵌式門陣列中，留出一些IC區(qū)域專用于實現特殊功能。這個內嵌區(qū)域可以包括更適合于組成存儲器模塊的其他基本單元，也可以包括完整的電路塊，例如微控制器。

圖6-7所示為內嵌式門陣列，這種MGA的主要特性為：只有互連是定制的；有可以內嵌式定制的功能塊(適合于各種芯片設計)。圖6-7結構式或內嵌式門陣列管芯：左上角為內嵌塊(例如一個靜態(tài)隨機存取存儲器)，其余部分為基本單元陣列內嵌式門陣列提高了硅芯片面積的利用率，并且改進了CBIC的性能，還具有MGA的低成本和周期短的特點。內嵌式門陣列的缺點是所嵌入的功能是固定的。例如，一個內嵌式門陣列包含了32KB存儲器的區(qū)域，當僅需用16KB存儲器時，就浪費了內嵌存儲器的一半功能。然而與用SOG陣列的宏單元方法相比，內嵌式門陣列仍更有效，價格也更便宜。

ASIC供應商可提供幾種內嵌式門陣列結構，它們包含不同類型和大小的存儲器以及各種內嵌功能。提供多種內嵌功能的ASIC公司必須確保每一種內嵌式門陣列都有足夠多的用戶使用，這樣才能使其價格優(yōu)于定制門陣列或CBIC。6.2.3標準單元法與門陣列法的比較

從表現上看，標準單元法得到的芯片版圖與門陣列得到的芯片版圖好像沒有明顯的差別，但實質上兩者有以下原則性的差異：

(1)標準單元法中各單元雖然高度相同，但寬度不同，而門陣列各單元全是相同的。

(2)兩者雖都有布線通道，但常規(guī)門陣列中的布線通道間距是固定的，而標準單元法中的布線通道間距是可變的。

(3)在門陣列法中，對應于一種基片結構，其I／O管腳數是固定的，在部分利用時，空余的管腳不予連接。但在標準單元法中，是根據設計需要而設置I／O管腳數的，因而沒有空余的I／O管腳。

(4)門陣列基片已完成了連線以外的所有加工工序，完成邏輯時需要單獨設計的掩膜版只有2或4塊；但對標準單元法則不同，由于所調用的單元不同，布局的結果不同，布線結果不同，布線通道間距不同，因而需要設計所有層次的掩膜版。標準單元法與門陣列法比較有明顯的優(yōu)點：

(1)芯片面積的利用率比門陣列法要高。芯片內沒有無用的單元，也沒有無用的晶體管。

(2)可以保證100％的連線布通率。

(3)單元可以根據設計要求臨時加以特殊設計并加入庫內，因而可以得到較佳的電路性能。

(4)可以與全定制設計法相結合，在芯片內放入經編譯得到的宏單元或人工設計的功能塊。標準單元法存在的缺點和問題：

(1)原始投資大。單元庫的開發(fā)需要投入大量的人力、物力；當工藝變化時，單元的修改工作需要付出相當大的代價，因而如何建立一個在比較長的時間內能適應技術發(fā)展的單元庫

是一個突出問題。

(2)成本較高。由于掩膜版需要全部定制，芯片的加工也要經過全過程，因而成本較高。因此只有芯片產量達到某一定額(幾萬至十幾萬)時，其成本才可接受。門陣列的主要優(yōu)點是：

(1)它采用相同尺寸的基本單元和I／O單元，并完成了連線以外的所有加工工序。需要定制的掩膜版只有2或4塊。設計所要完成的工作是根據電路要求選擇相應的宏單元，進行自動布局和自動布線。因此設計周期大大縮短，成本也大大下降。

(2)在工藝改變或單元結構需要變化時，只需作較少的修改，CAD軟件不需更換，因而原始投資較低。即使芯片的產量很低，如只需幾百或幾千塊芯片時，其價格也在可接受的范圍內。這些優(yōu)點是門陣列在各個應用領域中得到迅速推廣的重要原因。但門陣列法也存在一些固有的弱點：

(1)單元內的晶體管可能無用，如采用四管基本單元來實現傳輸門時，就會有明顯的面積浪費。

(2)當基片上所提供的連線通道已被全部用完，或I／O單元及壓焊塊全部用完后，即使有多余的門也無法再利用。

(3)為了保證布線的布通率，一般在選擇門陣列基片時總是使基片的晶體管數大于實際電路所需的晶體管數，因而造成基片上有相當一部分晶體管實際無用，晶體管利用率通常低于80％。

(4)利用自動布局布線程序進行布圖時，并不能保證100％的布線布通率(特別是在單層金屬布線時)，這時需要進行人工干預，而人工干預常常需要花費大量的時間。

(5)基本單元中的晶體管尺寸由于要適應各種不同的要求，一般設計得較大，因而相對于其他方法，門陣列的面積

較大，速率較低，功耗較大。此外，由于晶體管尺寸是固定不變的，沒有可能因負載、扇出的具體情況而實現特殊設計，因而難以保證門延遲的均勻性。

(6)由于單元之間存在很寬的布線通道，因而無法實現像ROM、RAM等這類規(guī)則結構的電路。6.2.4設計實例

1.CMOS門陣列單元

CMOS門陣列單元線路原理圖及版圖分別如圖6-8(a)和(b)所示。利用該單元可以構成二輸入端與非門，其鋁連線及布線后的合成版圖如圖6-9所示。圖6-8CMOS門陣列單元版圖圖6-9鋁連線及布線后的合成版圖

2.雙極型電路門陣列單元

雙極型電路門陣列單元版圖如圖6-10所示。它是一個四輸入端的單元，由三個晶體管(其中有一個為多發(fā)射極晶體管)和五個電阻組成，通過不同的布線，可以構成不同要求的門，如圖6-11和圖6-12所示。圖6-10雙極型電路門陣列單元版圖圖6-11低功率門的電路圖與版圖圖6-12高功率門的電路圖與版圖

6.3可編程邏輯器件(PLD)設計方法

6.3.1概述

可編程邏輯器件(ProgrammableLogicDevices,PLD)的設計思想就是根據布爾理論，即任何的組合邏輯都可以由“與”和“或”來實現,設計出一種由輸入變量構成的“與”矩陣，再將其輸出(乘積項)饋入“或”矩陣的結構,對這兩種矩陣進行適當編程，即可得到所需的各種邏輯功能。

PLD是一種已完成了全部工藝制造的、可以直接從市場上購得的產品，剛購來時它不具有任何邏輯功能，但一經編程就可在器件上實現設計人員所要求的邏輯功能。正是因為具有這一特點，它深受系統(tǒng)設計人員的青睞。門陣列的“單獨處理”需要由芯片制造商來完成連線工序，而PLD的“可編程”則由設計者自己通過開發(fā)工具就可完成。這就大大地方便了設計者，同時降低了設計和制造成本，縮短了設計周期?？梢哉f可編程邏輯器件的出現對電子系統(tǒng)的設計方法帶來了極大的變革。

PLD可以看做是一種標準的通用IC，可從器件目錄手冊中查找到它們，并被大量銷售給不同的用戶。然而PLD可被配置與編程，使其具有部分全定制特性，以適合于特定的應用，它們也屬于ASIC系列。PLD采用不同工藝對器件進行編程。圖6-13給出了一個PLD的圖示。所有PLD共有的主要特性有：無定制掩膜層或邏輯單元；快速設計周期；單獨的大塊可編程互連；由可編程陣列邏輯、觸發(fā)器或鎖存器組成邏輯宏單元矩陣。圖6-13可編程邏輯器件(PLD)管芯：宏單元主要由可編程陣列邏輯、觸發(fā)器或鎖存器組成，采用大的可編程互連線連接宏單元6.3.2PLD的結構與分類

PLD包含兩個基本部分：一部分是邏輯陣列，另一部分是輸出單元或宏單元(macrocell)。邏輯陣列是用戶可編程的部分，它由“與”矩陣、“或”矩陣和反相器組成。宏單元的作用是使設計者能改變PLD的輸出結構。

輸入信號首先通過一個“與”矩陣，它產生一系列輸入信號的組合，每組組合稱為乘積項，然后這些乘積項在“或”矩陣中相加，再經輸出單元或宏單元輸出。“與／或”這種結構可直接實現任何以“積之和”形式表達的邏輯，而任何邏輯功能從原則上講，都可以通過采用卡諾圖(Karnaughmaps)和摩根定理(DeMougan’stheorem)得到“積之和”的邏輯方程。

以“與／或”陣列為基礎的PLD器件實際包括4種基本類型，即可編程只讀存儲器(ProgrammableReadOnlyMemories,PROM)、可編程邏輯陣列(ProgrammableLogicArrays,PLA)、可編程陣列邏輯(ProgrammableArrayLogic,PAL)、通用可編程陣列邏輯(GenericProgrammableArrayLogic,GAL)。它們的區(qū)別在于哪個矩陣為可編程以及輸出結構的形式，見表6-1。表6-14種PLD器件的區(qū)別

1.可編程只讀存儲器

最簡單的可編程IC類型是只讀存儲器(ReadOnlyMemory,ROM)。一般的ROM采用可永久燒斷的金屬熔絲結構(可編程ROM或PROM)。電可編程ROM或EPROM采用可編程MOS晶體管結構，其特性可用高電壓改變。EPROM可用高電壓擦除或用紫外線擦除。

還有一種可放入各種ASIC中的ROM——掩膜可編程ROM(或掩膜ROM)。掩膜可編程ROM是規(guī)則的晶體管陣列，由定制掩膜圖實現永久性編程。內嵌式掩膜ROM是一種大的專門的邏輯單元。

2.可編程邏輯陣列

正因為有了掩膜可編程ROM，所以可以將可編程邏輯陣列(PLA)作為單元放入定制ASIC中。PLA的基本結構如圖6-14所示。它是由一個“與”矩陣和一個“或”矩陣組成的，兩個矩陣都可以編程。其編程是通過組成矩陣的MOSFET的柵極是否連

接到輸入信號來實現的。“與”矩陣的輸入為“n”個，輸出為“p”個(稱為乘積項)?！盎颉本仃嚨妮斎霝椤皃”個(是“與”矩陣的輸出)，輸出為“m”個。圖6-14PLA的基本結構根據圖中柵的連接(編程)，可以得到如下的功能：因而此PLA電路的輸出為從這個例子可以看出，在邏輯上，可以把PLA看成“與—或”兩級結構的可編程多輸入/輸出的組合邏輯電路，因而可以實現任意的邏輯函數。若把PLA的某些輸出向輸入反饋，則可構成PLA的時序邏輯電路。圖6-15是用PLA實現五進制計數器的示意圖，它是直接用內部帶有觸發(fā)器和反饋線的PLA來實現的。“或”矩陣的某些輸出連到主從觸發(fā)器，而觸發(fā)器的輸出再反饋到“與”矩陣的輸入端。圖中，Y1、Y2、Y3表示當前狀態(tài)的編碼，X表示輸入，Z表示輸出，Y′1、Y′2、Y′3表示轉換后的狀態(tài)，由Y1、Y2、Y3和X的組合決定下一個狀態(tài)及輸出。圖6-15用PLA實現五進制計數器

PLA的主要缺點有：速度慢，因為采用矩陣形式，所以有較長的連線，特別是乘積項較多時更是如此；占用面積較大，器件的利用率較低。

3.可編程陣列邏輯

與ROM相同的可編程技術可用于更靈活的邏輯結構中。在大的“與”陣列和“或”陣列中用可編程邏輯器件可產生一系列靈活的、可編程的邏輯器件，稱為可編程陣列邏輯(PAL)。PAL與PLA都是采用“與”陣列和“或”陣列組合完成不同邏輯功能的，它們的不同之處在于：PLA有可編程的“與”邏輯陣列即“與”平面，其后為可編程的“或”邏輯陣列即“或”平面；PAL有可編程的“與”平面，而其“或”平面為固定的。另外，PLA是在母片上進行最后的金屬化和布線的，而PAL是利用熔絲實現

連線斷通的。

PAL的設計方法采用PAL程序進行邏輯綜合與設計，在任何特定的編程器上自動完成熔絲的通斷，實現用戶所需的邏輯功能。MonolithicMemories公司(由AMD收購)是最早生產實用

PAL的公司。PAL可用做狀態(tài)機的譯碼器。PAL也可包含寄存器(觸發(fā)器)以存儲當前狀態(tài)信息，因此用PAL就能構成一個完整的狀態(tài)機。

4.通用可編程陣列邏輯

通用可編程陣列邏輯(GAL)與PAL一樣采用“與”矩陣及“或”矩陣結構。與PAL不同之處在于：GAL采用CMOS的浮柵工藝制造晶體管，所以可電擦電寫、可重復(100次以上)編程；采用可編程輸出邏輯宏單元(OutputLogicMacroCell，OLMC)。

GAL首先通過軟件編譯，把布爾表達式(或編程語言的邏輯描述)編譯成可寫入GAL的編輯文件，即統(tǒng)一標準格式的JEDEC文件，再送入硬件編程器完成物理編程。6.3.3宏單元設計方法

專用集成電路的宏單元設計方法與標準單元設計方法非常相似。標準單元是一些等高的矩形單元功能電路。在宏單元設計方法中，一切有用的、工藝兼容的功能電路，無論幾何形

狀如何，都是這種設計方法中的“宏單元”。例如，精心設計好的反相器、觸發(fā)器、RAM、ROM、PLA、CPU乃至單片機，只要工藝兼容，都可以是宏單元設計法中的庫單元電路。當然，這些基本“宏單元”都是精心設計并通過實際驗證的、工作可靠、參數穩(wěn)定的功能塊電路。宏單元設計方法的關鍵問題和主要工作是將選出的基本宏單元實施優(yōu)化布圖。在布圖自動化理論中，宏單元設計法亦稱多元胞設計法或積木塊版圖設計法(BuildingBlockLayout，BBL)。

所有集成電路芯片設計都有布圖問題，超大規(guī)模集成電路的布圖設計是非常復雜的難題。布圖一般分兩步處理：首先是布局，即尋求各個單元塊間的最佳位置，其目標函數通常使芯片面積最小并保證布通率；其次是布線，即尋求線網數最少且又滿足要求的各單元互連，其目標函數使布通率和布線通道面積最小。布局和布線是緊密相關的，直觀感覺好的布局可能根本無法達到規(guī)定的布通率。迄今為止，全世界的集成電路設計工作者提出了許多布圖理論和布圖算法，同時利用各種計算機系統(tǒng)開發(fā)了許多布圖軟件，但是卻沒有哪一種算法和軟件能夠完全對付紛繁復雜的格式VLSI設計系統(tǒng)。6.3.4設計流程

PLA和GAL的編程是在微機上或在工作站上進行，并由PLD軟件開發(fā)系統(tǒng)來完成的。一種典型的設計流程如圖6-16所示。在與器件無關的階段，硬件描述語言經語言處理器和優(yōu)化后自動選擇某一合適的器件，并得到一個ABELPLA文件。在與具體器件有關的階段，輸入ABEL-PLA文件，并與器件庫中的具體器件信息相匹配，確定器件中各熔絲的狀態(tài)，即加以編程或不作編程，最后得到JEDEC格式的編程文件。將此編程文件再下載(DownLoad)到器件中，即完成設計工作。圖6-16PLD器件的設計流程6.4現場可編程門陣列(FPGA)設計方法

6.4.1現場可編程門陣列(FPGA)的基本組成

現場可編程門陣列(FieldProgrammableGateArray，FPGA)是利用各種EDA工具，繪制出實現用戶邏輯的電路圖或布爾方程，經過編譯、自動布局布線、仿真等，最后生成二進制文

件，裝入EPROM，對FPGA器件進行初始化，實現滿足用戶要求的專用集成電路芯片，可真正達到由用戶自行設計、研制和生產?！癋PGA”這一稱謂也許并不十分確切，因為它其實并不是一種真正的門陣列。不同于傳統(tǒng)的邏輯電路(PAL或門陣列)，在結構上，所有的FPGA器件用查表存儲器方式實現組合邏輯；每個存儲器既可反饋到觸發(fā)器的D輸入端，也可驅動其他邏輯或I/O。每個器件包含相同的邏輯塊矩陣，在邏輯塊之間有長短不一的縱橫金屬線，它們可被編程為互連，也可連接邏輯塊和I/O模塊。目前開發(fā)出的FPGA產品具有不同的大小、速度、工作溫度范圍及封裝形式。幾乎所有的FPGA器件都使用CMOSSRAM技術，因此其靜態(tài)功耗很低。

FPGA器件的內部結構為邏輯單元陣列(LCA)，如圖6-17所示。LCA結構由三類可配置單元組成：周邊是輸入/輸出模塊(Input/OutputBlocks,IOB)，核心陣列是可配置邏輯模塊(ConfigurableLogicBlocks,CLB),此外還有互連資源。IOB為內部邏輯與器件封裝引腳之間提供可編程接口，CLB陣列實現用戶指定邏輯功能，互連資源在模塊間傳遞信號。存儲在內部靜態(tài)存儲單元的配置程序可以確定邏輯功能和互連狀態(tài)，在加電或得到指令時，配置數據自動裝入器件。圖6-17FPGA的內部等效功能塊

LCA與PLD一樣，也是一種已完成了制造、可從市場上直接購得的產品。設計人員得到該產品后，可以通過開發(fā)工具對其進行編程來實現特定的邏輯功能，因此同樣深受歡迎。

但LCA與PLD不同，它不是以“與”、“或”矩陣這種結構為基礎的。LCA的內部由可配置邏輯功能塊(ConfigurableLogicBlock)排成陣列形式，在功能塊之間為內連區(qū)，芯片四周為可編程輸入／輸出功能塊(ProgrammableI／OBlock)。

應該指出的是，PLD和LCA器件適合在電子系統(tǒng)開發(fā)階段采用。目前這兩類器件的價格較高，因而在系統(tǒng)進入大量生產時，往往由于成本的原因，將PLD和LCA再轉換成相應