D+信息工程學院+電子0801+范明21

題號：D武漢理工大學第四屆電工電子創(chuàng)新設(shè)計大賽設(shè)計報告題目：簡易邏輯分析儀參賽者：范明學院班級：信息工程學院電子0801班聯(lián)系方式分標準：項目滿分得分基本要求論文結(jié)構(gòu)完整性10理論分析與計算20硬件電路設(shè)計與器件選擇45分析及結(jié)論20創(chuàng)新特色5總分摘要本系統(tǒng)邏輯分析儀部分采用fpga與51單片機協(xié)同處理的方式進行設(shè)計，其中fpga負責數(shù)據(jù)采集和觸發(fā)提取等，單片機負責液晶顯示的驅(qū)動和系統(tǒng)功能的選擇控制等，充分發(fā)揮其各自的優(yōu)勢。采用12864液晶完成人機交互菜單顯示和邏輯圖形的顯示。信號發(fā)生器部分則以51單片機為核心，采用獨立按鍵，流水燈，及數(shù)碼管豐富顯示界面，實現(xiàn)了分路信號的按鍵輸入和顯示，并且采用鎖存器擴展輸出能力，也實現(xiàn)了輸出電平為TTL的要求。系統(tǒng)充分考慮性能的要求，在完成所有功能的前提下盡量尋求降低成本，便攜使用等方法，采用fpga不僅提高了設(shè)計的效率，而且拓展了使用頻帶，帶來了更加穩(wěn)定的性能，系統(tǒng)還創(chuàng)新式地選擇12864液晶作為菜單輸出和波形輸出顯示端，不僅充分發(fā)揮了其潛在性能，而且降低了利用示波器等儀器帶來的高昂價格與不便，通過靜態(tài)存儲單元還實現(xiàn)了設(shè)置掉電保護功能和波形記憶功能。數(shù)據(jù)采集模塊的輸入電路中的程控遲滯比較器，提高了輸入信道的抗干擾能力。關(guān)鍵詞邏輯分析儀單片機靜態(tài)存儲遲滯比較器目錄摘要 11方案論證及選擇 11.1待選方案一 11.2待選方案二 11.3待選方案三 21.4方案選擇 22理論分析與參數(shù)計算 32.1信號發(fā)生器參數(shù) 32.2邏輯分析儀參數(shù) 33系統(tǒng)設(shè)計 33.1序列信號產(chǎn)生器的實現(xiàn) 33.2邏分析儀設(shè)計 43.2.1輸入電平轉(zhuǎn)換模塊設(shè)計 43.2.2采集觸發(fā)模塊設(shè)計 63.2.3信息處理與顯示模塊 74軟件設(shè)計 84.1軟件功能 84.2基本控制流程圖 95仿真與分析 105.1信號發(fā)生器仿真分析 105.2邏輯分析儀仿真分析 115.2.1電平轉(zhuǎn)化模塊仿真 115.2.2信號處理模塊仿真 115.2.3單片機處理模塊仿真 136小結(jié)與體會 14參考文獻 14附錄 151方案論證及選擇1.1待選方案一利用普通的74系列移位計數(shù)器構(gòu)成數(shù)字信號發(fā)生器，純單片機方式實現(xiàn)邏輯分析儀。圖1-1方案一結(jié)構(gòu)框圖系統(tǒng)結(jié)構(gòu)如圖1-1所示，數(shù)字信號發(fā)生器部分采用74系列的移位計數(shù)器的基本功能，通過撥碼開關(guān)向置數(shù)端預(yù)置循環(huán)序列，通過TTL驅(qū)動輸出數(shù)字信號。邏輯分析儀部分的門限電壓由電位器控制。這種方法單片機除了完成基本的數(shù)據(jù)分析外，還需要完成對邏輯數(shù)據(jù)的采集、存儲、顯示等大量控制工作。1.2待選方案二由單片機產(chǎn)生數(shù)字信號序列，由另外兩片單片機構(gòu)成邏輯分析儀。圖1-2方案二結(jié)構(gòu)框圖系統(tǒng)結(jié)構(gòu)如圖1-2所示，在信號產(chǎn)生上方案二采用單片機方案，數(shù)碼管顯示循環(huán)序列碼狀態(tài)，在邏輯分析儀部分，該方案的特點是雙單片機結(jié)構(gòu)，二者通過串口通信，下位機單片機3只負責顯示，上位機單片機2通過D/A輸出程控的門限電平。本方案解決了顯示與數(shù)據(jù)采集處理不能同時工作的矛盾。1.3待選方案三由單片機產(chǎn)生邏輯序列，采用流水燈和數(shù)碼管豐富顯示功能，數(shù)據(jù)采集與檢測部分采用fpga芯片完成，單片機完成系統(tǒng)功能的控制，12884液晶完成菜單界面的顯示和邏輯圖形的顯示。圖1-3方案三結(jié)構(gòu)框圖系統(tǒng)結(jié)構(gòu)如圖1-3所示：系統(tǒng)分為三大部分：數(shù)字信號發(fā)生模塊、信號采集模塊、顯示控制模塊。硬件設(shè)計上包含兩塊單片機、一塊FPGA，利用FPGA高速處理的特點，實現(xiàn)采集工作，彌補了單片機在高速采集和實時顯示的弱點，使整個系統(tǒng)的處理能力遠超過當前微控制器的水平，這使設(shè)計十分具有發(fā)揮的空間。而且通過合理地劃分軟硬件的工作量，將使軟件控制和軟件編寫變得容易。同時創(chuàng)新式采用12864液晶分時顯示功能菜單顯和邏輯波形，避免了使用示波器顯示波形帶來的不便和價格的高昂，同時充分發(fā)揮了12864的實時繪制波形的能力。1.4方案選擇方案一的優(yōu)點是系統(tǒng)規(guī)模較小，成本較低。但是功能受到限制，并且由于單片機本身速度的限制，它不能適應(yīng)顯示高速數(shù)字信號采集的要求，不利于對系統(tǒng)功能和指標的發(fā)揮。方案二，主體由軟件構(gòu)成，編程量大，而且單片機在數(shù)據(jù)處理上發(fā)揮余地較少，而且由于單片機時鐘的限制仍然無法適應(yīng)高速應(yīng)用的場合。方案三利用了FPGA的系統(tǒng)加速方案，容易達到發(fā)揮部分的要求，而且還具有一定的優(yōu)化和擴展余地，我們將軟硬件的工作量進行了合理的劃分，可以確保作品在規(guī)定的時間內(nèi)高質(zhì)量完成。綜合上面方案的優(yōu)缺點分析，方案三不僅在信號發(fā)生部分和采集處理部分豐富了功能和提高了性能，還在波形顯示部分創(chuàng)新地采用了LCD液晶顯示,從性能上看取消示波器或許存在少許的降低，但是就本設(shè)計要求而言仍然可以完整地完成所有要求，并且?guī)砹撕艽蟮膬?yōu)勢，使系統(tǒng)更加的便捷和廉價，另一方面從時代的發(fā)展看，采用專用的液晶屏作為顯示必將成為以后的發(fā)展方向，綜合考慮我們決定采用方案三作為我們最終實現(xiàn)方案。2理論分析與參數(shù)計算2.1信號發(fā)生器參數(shù)按照題目的要求，所設(shè)計的信號發(fā)生器需具備8通道數(shù)個，每個通道的深度為8位，信號頻率為100HZ。2.2邏輯分析儀參數(shù)邏輯分析儀除了滿足通道數(shù)為8路外，還需計算一下的參數(shù)：（1）存儲深度:64bit題目的基本要求沒有規(guī)定存儲深度，根據(jù)12864的顯示特點，原則上可以采用分頁顯示無數(shù)個深度的信號，但是考慮單片機和存儲空間的大小，本設(shè)計采用的單路深度為16比特每屏，設(shè)計了分頁顯示設(shè)計2個獨立頁面?？傮w深度則為16*4=64,足以滿足要求。（3）采樣速率:1khz或100hz可調(diào)本設(shè)計考慮各種情況的存在，設(shè)計了可以對內(nèi)時鐘和外時鐘進行選擇的方式，其中內(nèi)部時鐘為1khz與100hz可調(diào)。（4）觸發(fā)控制回讀數(shù)據(jù)中的觸發(fā)點在存儲深度中的位置只與延遲計數(shù)的模值有關(guān)，可以在fpga內(nèi)部編寫相應(yīng)的模塊，利用內(nèi)部計數(shù)器與模塊間的同步信號讀出觸發(fā)信號位于內(nèi)部地址的位置值k，然后將k值傳送至顯示控制模塊，與信號一起分時傳送給單片機顯示控制程序。3系統(tǒng)設(shè)計3.1序列信號產(chǎn)生器的實現(xiàn)該部分的結(jié)構(gòu)框圖見下圖：圖3.1邏輯序列發(fā)生儀如上圖所示，該部分主要以51單片機作為控制芯片，內(nèi)部輸出頻率固定為100hz，8位按鍵為邏輯狀態(tài)輸入獨立按鍵，8位流水燈地狀態(tài)跟該路地8位深度邏輯電平相同，另外3個獨立按鍵為端口選擇按鍵，從左到右依次為“上一路”“確定”“下一路”，當前的選擇路數(shù)會在7段數(shù)碼管上實時顯示出來。這樣便通過簡單的顯示方法靈活的再現(xiàn)了8*8個信號的邏輯狀態(tài)。按鍵產(chǎn)生數(shù)字序列的原理是將用戶輸入的數(shù)字序列放入對應(yīng)的數(shù)組空間，軟件按地址自增的方式將序列送出，題目示例的波形如圖3.2所示，要產(chǎn)生題目示例中的波形只要編輯圖右方的序列，依次將序列按照程控的頻率送出之后,就形成了頻率可控的循環(huán)移位序列，同理按照用戶的編輯可以產(chǎn)生用戶編輯的任意序列。圖3.2序列在內(nèi)存中的存儲格式為了實現(xiàn)將電平轉(zhuǎn)換為TTL電平并減少輸出電阻，只要用鎖存器將當前單片機讀出的存儲器的值鎖存即可。鎖存器選用74ls573。該芯片操作簡單，且輸出完全滿足要求。3.2邏分析儀設(shè)計該部分的結(jié)構(gòu)框圖見下圖：圖3.3邏輯分析儀電路結(jié)構(gòu)3.2.1輸入電平轉(zhuǎn)換模塊設(shè)計如上圖所示，信號流首先分路進入8個獨立的電壓比較器，輸入轉(zhuǎn)換電路的作用是將輸入信號與設(shè)定門限電平相比較，當輸入信號Uin的幅度超過門限電平時，比較器輸出為低。為了消除疊加噪聲，設(shè)計時引入正反饋，進行遲滯比較、可以消除噪聲干擾的影響。本系統(tǒng)采用LM339實現(xiàn)比較器功能。LM339對比較信號源的內(nèi)阻限制不大，共模范圍寬，差動輸入可以等于電源電壓。它可以滿足輸入電路對輸入阻抗的要求，另外與D/A配合完成對門限電壓16級程控變化。UiUiUo圖3.4遲滯比較電路形式及輸入輸出關(guān)系比較器的反饋到同向端電壓，如圖3-3按照正反饋電路跳變的臨界狀態(tài)，求出遲滯電平：式(3-1)臨界狀態(tài)：高電壓翻轉(zhuǎn)時式(3-2)與低電壓翻轉(zhuǎn)時式(3-3)為正反饋系數(shù)，為D/A輸出的基準電壓，為高遲滯電壓、為低遲滯電壓?？梢姡投际窃谠瓉沓踔瞪席B加D/A的步進精度。由式(3-2)與式(3-3)可知，電路不僅滿足的步進要求，而且還要使小于兩個檔位之間的差值。我們將置于每兩檔之間，可以滿足上面的要求取所以，正反饋系數(shù)取表3-1門限電壓的步進值與D/A輸出模擬量的關(guān)系D/A模擬輸出(V)0.1280.3840.640.8961.1521.4081.6641.92(V)0.250.500.751.001.251.501.752.00(V)0.1250.3750.6750.8751.1251.3751.6751.875D/A模擬輸出(V)2.1762.4322.6882.9443.23.4563.7123.968(V)2.252.502.753.003.253.503.754.00(V)2.1252.3752.6752.8753.1253.3753.6753.8753.2.2采集觸發(fā)模塊設(shè)計FPGA器件采用的是Altera公司的可編程器件EP1C3144C8。它是一種高密度，高性能的FPGA,可以滿足邏輯數(shù)量的要求。利用支持在系統(tǒng)編程(ISP),用較短的時間從硬件上實現(xiàn)了復(fù)雜的控制邏輯，減少了軟件的編寫量，加快了系統(tǒng)設(shè)計的速度。該模塊的總體頂層電路圖如下：圖3.5采集觸發(fā)模塊的頂層文件如圖3.5，采集觸發(fā)模塊由觸發(fā)檢測模塊，串行信號轉(zhuǎn)并行模塊和數(shù)據(jù)存儲發(fā)送模塊以及內(nèi)部時鐘模塊組成。具體模塊如下：觸發(fā)判斷模塊觸發(fā)判斷模塊的輸入口有：時鐘輸入，方式選擇，信號輸入，觸發(fā)信號輸入輸出口有：同步輸出，信號輸出，觸發(fā)地址輸出。實現(xiàn)功能為檢測觸發(fā)信號。串行并行轉(zhuǎn)換模塊串并轉(zhuǎn)換模塊的輸入口有時鐘輸入，串行信號輸入，同步信號輸入，輸出口有16位并行信號輸出。數(shù)據(jù)存儲發(fā)送模塊存儲處理模塊的輸入口有時鐘輸入，以及16個16位信號輸入，和一個4為觸發(fā)地址輸入口，輸出口為一個8位的信號號輸出。內(nèi)部時鐘模塊

內(nèi)部時鐘模塊用于產(chǎn)生采集時鐘以及與單片機通信時鐘信號的產(chǎn)生。3.2.3信息處理與顯示模塊顯示模塊采用51單片機與12864液晶完成，加上按鍵以及24c16靜態(tài)存儲芯片足以完成設(shè)計所需要完成的要求。圖3.6顯示模塊4軟件設(shè)計4.1軟件功能邏輯分析儀鍵盤功能操作：觸發(fā)模式選擇觸發(fā)模式選擇16級門限電壓輸入采樣時鐘選擇門限電平選擇4123初始化一級模式三級模式內(nèi)部時鐘一外部時鐘內(nèi)部時鐘二觸發(fā)電平輸入獨立按鍵圖4.1邏輯分析儀鍵盤操作在上圖的按鍵操作中，按鍵包括fpga部分的8位邏輯輸入按鍵，1個觸發(fā)方式選擇按鍵和單片機部分的3個功能選擇按鍵，其中3個按鍵的功能是根據(jù)液晶上的提示完成選擇的，人機交互環(huán)境較好。16級門限電壓的調(diào)節(jié)，使用3個按鍵中的第一個和第三個分別進行逐級遞增和遞減，最低位0.25最高為4伏，完全符合設(shè)計要求中的指標。4.2基本控制流程圖基本控制流程圖如下：顯示功能菜單顯示功能菜單發(fā)送控制信號等待接收數(shù)據(jù)發(fā)送波形與觸發(fā)位置完成？收到？完成？選擇各項功能YYYNNN初始化選擇信號通路輸入邏輯電平確認結(jié)束開始開始圖4.2信號發(fā)生器軟件流程圖圖4.3邏輯分析儀單片機軟件流程圖5仿真與分析5.1信號發(fā)生器仿真分析這里采用protues7.7軟件對該部分進行仿真分析，首先在該軟件下繪制系統(tǒng)電路圖，電路圖如圖5,.1所示，左上角的8位按鍵為邏輯輸入按鍵，中間有8位流水燈與之電平邏輯對應(yīng)，顯示每一位的電平狀態(tài)，下部還有3個按鍵，兩邊的兩個為上下翻動按鍵，中間為確認按鍵，系統(tǒng)在輸出級接上了一個邏輯信號儀，方便在仿真狀態(tài)時觀察輸出波形。圖5.1信號發(fā)生器電路圖電路圖畫好之后，在kell4軟件下編寫c語言程序，編譯成功后，將生成的hex文件導(dǎo)入到單片機中，然后開始運行仿真，打開邏輯分析儀顯示端，根據(jù)要求從按鍵輸入電平狀態(tài)，輸出示例中的波形波形。見圖5.2。圖5.2信號發(fā)生器仿真圖從上圖可以看出，邏輯分析儀中的圖像形狀跟要求的完全一致，觀察兩個標線之間的時間差，在最右邊的顯示區(qū)顯示為80ms，說明周期為80ms與要求的一致，即表示該部分的設(shè)計已經(jīng)完成所有要求。5.2邏輯分析儀仿真分析5.2.1電平轉(zhuǎn)化模塊仿真在邏輯分析儀中，第一個模塊即為電平轉(zhuǎn)化模塊，為了產(chǎn)生要求中的16級電平變化，設(shè)計采用電壓比較器電路，為了使輸出達到要求，增加了正反饋電阻，在這里因為不方便加入模數(shù)轉(zhuǎn)換器件，所以在電壓比較端加上一個1.25伏的電壓源，來起到等效的作用。比較器電路圖如圖5.3所示。圖5.3遲滯比較器仿真電路及仿真結(jié)果從仿真的波形來看，、驗證了我們的理論計算的正確性。另外15級的輸入輸出經(jīng)過仿真也與理論值十分接近。表5.1門限電壓的步進值與D/A輸出模擬量的關(guān)系D/A模擬輸出(V)0.1280.3840.640.8961.1521.4081.6641.92(V)0.250.500.751.001.251.501.752.00(V)0.1250.3750.6750.8751.1251.3751.6751.875D/A模擬輸出(V)2.1762.4322.6882.9443.23.4563.7123.968(V)2.252.502.753.003.253.503.754.00(V)2.1252.3752.6752.8753.1253.3753.6753.875本系統(tǒng)共有8路獨立的數(shù)字信號輸入，另外有1路同步時鐘，各路均通過上面的電路進行遲滯比較，所得結(jié)果均與表5.1的數(shù)據(jù)吻合，最后再接入到FPGA采集模塊?？傮w電路圖見附錄。5.2.2信號處理模塊仿真該部分均由fpga建立模塊來完成，具體仿真如下：(1)觸發(fā)判斷模塊該模塊的作用是不斷采集傳送過來的信號流，將8路信號的一次采集點組合成8bit數(shù)據(jù)，外部按鍵選擇觸發(fā)方式0和1，代表1級觸發(fā)或者3級觸發(fā)，按鍵輸入觸發(fā)電平，經(jīng)內(nèi)部采集保存，不斷與變化的8位信號進行比較，在1級觸發(fā)方式下，只要傳輸過來的信號與設(shè)定的觸發(fā)信號吻合，立即輸出其地址編號，該模塊通過同步信號，與下面的模塊建立了編號同步，將輸出的編號送給最后的存儲模塊一起傳送給單片機。仿真圖形如圖5.4所示。圖5.4數(shù)據(jù)采集仿真時序在上圖中，第一行的chufa_in表示觸發(fā)信號的設(shè)定，我們分時設(shè)定了兩個不一樣的觸發(fā)信號，前期是8，后一個是12。sig_in表示信號輸入，我們設(shè)定為從1到16遞增變化，enable為同步信號，chufa_out則為觸發(fā)檢測輸出。從仿真的波形來看，觸發(fā)輸出在標線之前的周期內(nèi)，只在信號序列到達8時，輸出8，第二個周期則在信號序列到達12后輸出12，說明內(nèi)部的計數(shù)與檢測完全正確，同時發(fā)現(xiàn)同步信號能夠在15出現(xiàn)后產(chǎn)生電平跳變，說明同步信號正常工作，這樣，便實現(xiàn)了對于1級觸發(fā)信號的檢測工作，至于3級觸發(fā)檢測，則選擇方式1，在檢測時方法大致相同，只要增加一個狀態(tài)機便可實現(xiàn)序列的檢測，這里不再贅述。(2)串行并行轉(zhuǎn)換模塊該模塊是承接上一模塊送過來的數(shù)據(jù)，并且與上一模塊通過同步信號進行同步，目的是將單路的信號從串行轉(zhuǎn)換為并行，其中并行位寬為16，然后將處理好的信號送給下游的存儲和模塊，方便其處理。電路仿真圖如圖5.4所示，其中din為單路串行信號輸入口，dout為16位并行信號輸出口，enable為0時計數(shù)器清零。圖5.4串行并行轉(zhuǎn)換仿真時序從上圖可以看出，在時間標尺之前為16位串行信號輸入，輸出始終為[00]，在標尺之后則轉(zhuǎn)換為[1][3]輸出，不難知道其2進制編碼為0000000100000011,與之前的串行信號完全吻合，第二個周期中輸出為[5][7],其2進制編碼為0000010100000111也跟160us到320us之內(nèi)的輸入信號完全吻合。說明功能實現(xiàn)。存儲處理則是將上面的8個串并轉(zhuǎn)換模塊和得到的觸發(fā)信號拆分成8位的并行數(shù)據(jù)，按照一定的順序存儲起來，并且按照內(nèi)部時鐘給定的頻率，將存儲的信號一次傳送給與單片機通信的輸出口，這樣便完成的信號的所有處理。5.2.3單片機處理模塊仿真下圖是單片機模塊的protues仿真電路圖，該模塊包括了3個功能選擇按鍵，12864液晶顯示屏，和24c16靜態(tài)存儲芯片，以及51單片機等。圖5.5顯示與存儲模塊電路圖該模塊按照雙方編寫的協(xié)議不斷接收來自fpga處理過的數(shù)據(jù)流，并通過內(nèi)部程序?qū)⒅贿叴鎯Φ届o態(tài)存儲芯片，一邊顯示到液晶屏上面，由于fpga模塊在protues中無法實現(xiàn)整體仿真，所以該模塊無法在仿真中接受