企業(yè)招聘面試的相關(guān)資料

面試的資料

1什么是Setup和Holdup時(shí)間?

建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime)。建立時(shí)間

是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是

指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見圖lo

如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采

樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。

如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保

持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。

圖1建立時(shí)間和保持時(shí)間示意圖

2什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，

導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。

產(chǎn)生毛刺叫冒險(xiǎn)。

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第2頁共78頁

如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。

解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電

容。

3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？

Verilog描述：

moduledivide2(elk,clko,reset);

inputelk,reset;

outputclko;

wirein;

regout;

alwaysx(posedgeelkorposedgereset)

if(reset)

out<=0;

else

第2頁共78頁

編號(hào)：

時(shí)間：2021年x月x日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第3頁共78頁

out<=in;

assignin=~out;

assignclk_o=out;

endmodule

圖形描述：

4什么是〃線與〃邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體

要求？

線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上,

要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏

輯門。

同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。

5什么是同步邏輯和異步邏輯？

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。

第3頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第4頁共78頁

異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

6請畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯

示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。

7你知道那些常用邏輯電平？TTL與C0MS電平可以直接互連

嗎？

12,5,3.3

TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，

而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以

直接互連。TTL接至CMOS需要在輸出端口加一上拉電阻接到5V

或者12V0

8可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：你

所知道的可編程邏輯器件有哪些？

PAL,PLD,CPLD,FPGAo

9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。

moduledff8(elk,reset,d,q);

第4頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第5頁共78頁

inputelk;

inputreset;

input[7:0]d;

output[7:0]q;

reg[7:0]q;

alwaysx(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請簡述用EDA軟件

(如PR0TEL)進(jìn)行設(shè)計(jì)(包

第5頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第6頁共78頁

括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)

注意哪些問題？

電源的穩(wěn)定上，電容的選取上，以及布局的大小。

11用邏輯門和emos電路實(shí)現(xiàn)ab+cd

12用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或

一三給了reg的setup,hold時(shí)間，求中間組合邏輯的delay

范圍。

Delay<period-setup-hold

14如何解決亞穩(wěn)態(tài)

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)

的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測該單元的輸出

電平，也無法預(yù)測何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這

個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀

態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級

聯(lián)式傳播下去。一五用verilog/vhdl寫一個(gè)fifo控制器

第6頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第7頁共78頁

包括空，滿，半滿信號(hào)。

16用verilog/vddl檢測stream中的特定字符串

分狀態(tài)用狀態(tài)機(jī)寫。

17用mos管搭出一個(gè)二輸入與非門。

一八集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。

19名詞IRQ,BIOS,USB,VHDL,SDR

IRQ:InterruptReQuest

BIOS:BasicInputOutputSystem

USB:UniversalSerialBus

VIIDL:VHICHardwareDescriptionLanguage

SDR:SingleDataRate

20unix命令cp-r,rm,uname

21用波形表示D觸發(fā)器的功能

第7頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第8頁共78頁

22寫異步D觸發(fā)器的verilogmodule

moduledff8(elk,reset,d,q);

inputelk;

inputreset;

inputd;

outputq;

regq;

alwaysx(posedgeelkorposedgereset)

if(reset)

q<=0;

else

q<=d;

endmodule

第8頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第9頁共78頁

23WhatisPCChipset?

芯片組（Chipset）是主板的核心組成部分，按照在主板上的

排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供

對CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插

槽、ECC糾錯(cuò)等支持。南橋芯片則提供對KBC（鍵盤控制器）、

RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、Ultra

DMA/33（66）EIDE數(shù)據(jù)傳輸方式和ACPI（高級能源管理）等的支

持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（HostBridge）o

除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級的加速

集線架構(gòu)發(fā)展,Intel的8xx系列芯片組就是這類芯片組的代表，

它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯

片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/S。

24用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器

25畫狀態(tài)機(jī)，接受1,2,5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢

libraryieee;

第9頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第1。頁共78頁

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitypdivis

port(elk:instdlogic;

y:outstdlogic);

endpdiv;

architecturebhofpdivis

signalloadn,loadm,a,b:std_logic;

signalqn,qm:std_logic_vector(2downto0);

begin

process(elk,loadn,loadm)

begin

ifloadn='Tthen

第10頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第11頁共78頁

qn<="010";

elsifelk'eventandclk=，1'then

qn<=qn-l;

endif;

ifloadm=，1'then

qm<=〃010”;

elsifelk'eventandelk='O'then

qm<=qm-l;

endif;

endprocess;

loadn<=qn(2);

loadm<=qm(2);

a<=qn(l);

第11頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第12頁共78頁

b<=qm（l）;

y<=anorb;

endbh;

漢王筆試

下面是一些基本的數(shù)字電路知識(shí)問題，請簡要回答之。

a）什么是Setup和Holdup時(shí)間?

b）什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

c）請畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？

d）什么是〃線與〃邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體

要求？

e）什么是同步邏輯和異步邏輯？

f）請畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯

示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。

第12頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第13頁共78頁

g）你知道那些常用邏輯電平？TTL與C0MS電平可以直接互

連嗎？

2、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請問：

a）你所知道的可編程邏輯器件有哪些？

b）試用VIIDL或VERILOG.ABLE描述8位D觸發(fā)器邏輯。

3、設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請簡述用EDA軟

件（如PROTEL）進(jìn)行設(shè)計(jì)（包

括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)

注意哪些問題？

飛利浦一大唐筆試歸來

1,用邏輯們和emos電路實(shí)現(xiàn)ab+cd

2.用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或

3.給了reg的setup,hold時(shí)間，求中間組合邏輯的delay

范圍。

第13頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第14頁共78頁

Setup/holdtime是測試芯片對輸入信號(hào)和時(shí)鐘信號(hào)之間的

時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)

據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）

T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿足

setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下

一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器

的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。時(shí)holdtime

不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

4.如何解決亞穩(wěn)態(tài)

5.用verilog/vhdl寫—fifo控制器

6.用verilog/vddl檢測stream中的特定字符串

信威dsp軟件面試題?

）DSP和通用處理器在結(jié)構(gòu)上有什么不同，請簡要畫出你熟悉

的一種DSP結(jié)構(gòu)圖

2）說說定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說出他們的區(qū)別）

第14頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第15頁共78頁

3）說說你對循環(huán)尋址和位反序?qū)ぶ返睦斫?/p>

4）請寫出【一8,7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。

用Q一1五表示出0.5和-0.5

揚(yáng)智電子筆試

第一題：用mos管搭出一個(gè)二輸入與非門。

第二題：集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。

第三題：名詞IRQ,BIOS,USB,VHDL,SDR

第四題：unix命令cp-r,rm,uname

第五題：用波形表示D觸發(fā)器的功能

第六題：寫異步D觸發(fā)器的verilogmodule

第七題：WhatisPCChipset?

第八題：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器

第九題：畫狀態(tài)機(jī)，接受1,2,5分錢的賣報(bào)機(jī)，每份報(bào)紙

5分錢。

第15頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第16頁共78頁

華為面題

（硬件）

全都是幾本模電數(shù)電信號(hào)單片機(jī)題目

1.用與非門等設(shè)計(jì)全加法器

2.給出兩個(gè)門電路讓你分析異同

3.名詞：sram,ssram,sdram

4.信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系

5.信號(hào)與系統(tǒng):和4題差不多

6.晶體振蕩器,好像是給出振蕩頻率讓你求周期（應(yīng)該是單片

機(jī)的，12分之一周期..

7.串行通信與同步通信異同,特點(diǎn)，比較

8.RS232c高電平脈沖對應(yīng)的TTL邏輯是？（負(fù)邏輯?）

9.延時(shí)問題，判錯(cuò)

10.史密斯特電路，求回差電壓

第16頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第17頁共78頁

11.VC0是什么，什么參數(shù)（壓控振蕩器?）

12.用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖

一三.什么耐奎斯特定律，怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)

14.用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)

一五.那種排序方法最快？

一、研發(fā)（軟件）

用C語言寫一個(gè)遞歸算法求N!；

給一個(gè)C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯(cuò)誤；

防火墻是怎么實(shí)現(xiàn)的？

你對哪方面編程熟悉？

新太硬件面題

接著就是專業(yè)題目啦

（1）d觸發(fā)器和d鎖存器的區(qū)別

第17頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第18頁共78頁

（2）有源濾波器和無源濾波器的原理及區(qū)別

（3）sram,falshmemory,及dram的區(qū)別？

（4）iir,fir濾波器的異同

（5）冒泡排序的原理

（6）操作系統(tǒng)的功能

（7）學(xué)過的計(jì)算機(jī)語言及開發(fā)的系統(tǒng)

（8）拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。

如果電路中一定要使用組合邏輯，如何提高電路的可靠性

2.你認(rèn)為ASIC成功的關(guān)鍵是什么？

一開始還以為會(huì)讓自我介紹一下（以前所有的面試都如此開

場），沒想到剛一坐下來就是技術(shù)問題，有點(diǎn)蒙。大致如下：

1、同步異步電路的區(qū)別（雖然經(jīng)常提到這個(gè)概念，可是真細(xì)

致的問起來，感覺不好說）

2、異步電路設(shè)計(jì)要注意哪些問題（同上）

第18頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第19頁共78頁

3、怎么提高設(shè)計(jì)頻率

4、數(shù)字鎖相環(huán)的概念和設(shè)計(jì)要點(diǎn)（這個(gè)我前兩天拿到資料看

了一下，但沒仔細(xì)看，結(jié)果答的比較含糊，唉）

5、用運(yùn)放畫一個(gè)放大器（汗，早忘了）

就記得這些了，接著給歐一份考卷，我答得還可以，能想起

下面這些：

1、傳輸線固有輸入阻抗和傳輸線長度和寬度的關(guān)系？

2、漂移發(fā)生在多大的頻率上？（好像也是鎖相環(huán)方面的概念，

記不太清了）

3、什么狼、羊、倉的邏輯題，很容易

4、ttl高電平得最低輸入電壓、低點(diǎn)平的最高輸入電壓是多

少？

5、冒險(xiǎn)的概念

6、幾個(gè)數(shù)字電路讓你分析，不難，沒法畫，就不說了。

第19頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第20頁共78頁

7、512k*8bit的ram有幾根地址線，數(shù)據(jù)線？（今天面試最

容易的題）

8、什么SDH和PDH的區(qū)別？（因?yàn)槁牰紱]聽說過，也不知道

記得對不對，知道的人糾正一下哈）

9、pci是同步還是異步總線？

總之這塊還是容易的，但是考得范圍比較廣，歡迎補(bǔ)充，嘀

嘀

大概的印象，可能有點(diǎn)出入，大家參考，最好大牛能給出答

案，hohoo

1.setuptime和holdtime不滿足情況下應(yīng)該如何解決?

2.什么叫做亞穩(wěn)態(tài)，如何解決？

3.Verilog中=>和=有什么區(qū)別？

4.畫一個(gè)D觸發(fā)器的原理圖（門級），并且用veriloggate

level表示出來；

5.用最少的Mos管畫出一個(gè)與非門;

第20頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第21頁共78頁

6.寫一段finitestatemachine(主要考察codingstyle)；

如果觸發(fā)器的setuptime/holdtime不滿足,這個(gè)數(shù)據(jù)就不能被

這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來時(shí)，數(shù)據(jù)才

能被打入觸發(fā)器。

在同步系統(tǒng)中，如果觸發(fā)器的setuptime/holdtime不滿足，

就可能產(chǎn)生亞穩(wěn)態(tài)(Metastability),導(dǎo)致采樣錯(cuò)誤。此時(shí)觸

發(fā)器輸出端Q在有效時(shí)鐘沿之后比較長的一段時(shí)間處于不確定

的狀態(tài)，在這段時(shí)間里Q端毛刺、振蕩、固定的某一電壓值，而

不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時(shí)間

(resolutiontime)。經(jīng)過resolutiontime之后Q端將穩(wěn)定

到?；?上，但是究竟是。還是1,這是隨機(jī)的，與輸入沒有必

然的關(guān)系。

只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，因此設(shè)計(jì)

的電路首先要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的發(fā)生，其次要使系統(tǒng)對產(chǎn)生

的錯(cuò)誤不敏感。前者需要同步來實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)

用有不同的處理辦法

題目是都用英文寫的，我用漢字來表達(dá)

第21頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第22頁共78頁

La為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b

輸出為1,否則為0

例如a：0001100110110100100110

b：0000000000100100000000

請畫出statemachine

2,請用RTL描述上題statemachine

3,libraryIEEE;

useIEEE.STD_L0GIC_1164.ALL;

useIEEE.STD_LOGIC_ARITH.ALL;

useIEEE.STD_LOGIC_UNSIGNED.ALL;

entitycheckl101is

Port(a:instdlogic;

elk:instdlogic;

b:outstd_logic);

第22頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第23頁共78頁

endcheckllOl;

architectureBehavioralofcheckl101is

signalp:std_logic_vector(0to3);

begin

serial2parallel:process(elk)

begin

ifelk'eventandclk=，1'then

p<=a&p(0to2);

endif;

endprocess;

check:process(elk,p)

begin

ifelk'eventandclk=，1'then

第23頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第24頁共78頁

ifp="1101〃then

b<='1';

else

b<='0>;

endif;

endif;

endprocess;

endBehavioral;我的一個(gè)同事說的。

你的p其實(shí)就是一個(gè)狀態(tài),應(yīng)該是設(shè)兩個(gè)狀態(tài)就足夠了：1101

和OTHERS

這只是一個(gè)典型的設(shè)計(jì)題目，而且用狀態(tài)機(jī)做并沒有使設(shè)計(jì)

復(fù)雜化

你下面的設(shè)計(jì)會(huì)實(shí)現(xiàn)有兩個(gè)延時(shí)，不過我相信出題的人不會(huì)

在意這個(gè)的。

第24頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第25頁共78頁

還有就是，狀態(tài)機(jī)設(shè)計(jì)一般都有reset的，你要加上這個(gè)端

口才比較好，當(dāng)然不加也不算不完整吧

此題scholes描述的，只有一個(gè)延時(shí)。修改如下:

libraryieee;

useieee.std_logic_1164.all;

useieee.STD__LOGIC_ARITH.all;

useieee.STD__LOGIC_UNSIGNED.all;

entitytestis

port(rst:instd_logic;

elk:instd_logic;

a:instdlogic;

b:outstd_logic

)；

endtest;

第25頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第26頁共78頁

architecturetestoftestis

signalp:std_logic_vector(3downto0);

begin

Start:process(rst,elk,p,a)

begin-process

ifrst='rthen

ifelk*eventandelk='1,then

p<=p(2downto0)&a;

endif;

else

p<=〃0000〃;

endif;

endprocess;

第26頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第27頁共78頁

Start1:process(rst,elk,p)

begin-process

ifrst='rthen

ifelk'eventandelk='1'then

ifp="1101"then

b<=，r;

else

b<='O';

endif;

endif;

else

b<=，O';

endif;

第27頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第28頁共78頁

endprocess;

endtest;

本題考察利用有限狀態(tài)機(jī)進(jìn)行時(shí)序邏輯的設(shè)計(jì)

下面用verilog進(jìn)行描述：(有限狀態(tài)機(jī)提供6個(gè)狀態(tài))

modulesequence_detect(in,out,elk,rst,state);

outputout;

output[2:0]state;

inputelk;

inputrst;

inputin;

reg[2:0]state;

wireout;

parameterIDLE32'dO,

第28頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第29頁共78頁

A=dl,

B=d2,

C='d3,

D='d4,

E=，d5;

assignout=((state==D)&&(in==l))?1:0;

alwaysx(posedgeelk)

begin

if(!rst)

begin

state<=IDLE;

end

else

第29頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第30頁共78頁

case(state)

IDLE:if(in==l)//thefirstcodeisright,storingthe

stateA//

begin

state<=A;

end

A:if(in==l)//thesecondcodeisright,storingthe

stateB//

begin

state<=B;

end

else

begin

state<=IDLE;

第30頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第31頁共78頁

end

B:if(in==0)//thethirdcodeisright,storingthe

stateC//

begin

state<=C;

end

else

begin

state<=E;

end

C:if(in==l)//thefourthcodeisright,storingthe

stateD//

begin

state<=D;

第31頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第32頁共78頁

//out<=l;

end

else

begin

state<=IDLE;

//out<=0;

end

I):if(in==l)//connectingthefrontinputted

sequence,againintroducingone,storingstateB//

begin

state<=B;

end

else

begin

第32頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第33頁共78頁

state<=IDLE;

end

E:if(in==0)

begin

state<=C;

end

else

begin

state<=B;

end

default:state=IDLE;

endcase

end

第33頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第34頁共78頁

endmodule

libraryieee;

useieee.std_logic_1164.all;

useieee.STD_LOGIC_ARITH.all;

useieee.STD_LOGIC_UNSIGNED.all;

entitytestis

port(

rst:instd_logic;

elk:instd_logic;

a:instdlogic;

b:outstd_logic

)；

endtest;

第34頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第35頁共78頁

architecturetestoftestis

signalp:std_logic_vector(2downto0);

begin

Start:process(rst,elk)

begin

ifrst='rthen

p<=〃000〃；

ifelk*eventandelk='1,then

p<=p(1downto0)&a;

endif;

endif;

endprocess;

Start1:process(rst,elk)

第35頁共78頁

編號(hào)：

時(shí)間：2021年x月x日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第36頁共78頁

begin-process

ifrst='rthen

b〈='O';

ifelk'eventandelk='1'then

ifp="110〃anda-1'then

b<=，r;

else

b<='O';

endif;

endif;

endif;

endprocess;

endtest;

第36頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第37頁共78頁

有兩段代碼

loproceee(a,b,c,sei,y)

begin

if(sei)y=a+b;

elsey=a+c;

end

2.y=sei?a+b:a+c;

面試官說第一中表達(dá)方法是先選后加，所以電路實(shí)現(xiàn)是一個(gè)

選擇器和一個(gè)加法器

第二種方法是先加后選，用到兩個(gè)加法器和一個(gè)選擇器，所

以他說第一種表達(dá)方式要好一些。

查了一下書，發(fā)現(xiàn)面試官說的并不全對，一般來說，綜合工

具會(huì)自動(dòng)的優(yōu)化，一般只會(huì)綜合出一個(gè)加法器和一個(gè)選擇器

先選后加是加法器共用，節(jié)省面積

第37頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第38頁共78頁

先加后選是用面積換時(shí)間，電路的工作速度更快些。為了實(shí)

現(xiàn)邏輯(AXORB)OR(CANDD),請選用以下邏輯中的一種，

并說明為什么？

1)INV2)AND3)OR4)NAND5)NOR6)XOR

我沒有做出來，請大家?guī)兔纯?/p>

我想了一下，用與非是肯定可以實(shí)現(xiàn)的

lo與非門的兩個(gè)輸入連在一起就成了非門

20或門可以用與非和非門搭建

或非其實(shí)也可以

lo或非的兩個(gè)輸入PAD連在一起成非門

2O與門可以用或非門和非門搭建

奇數(shù)分頻(6或者3)

modulesi

(//{{ALTERA_ARGS_BEGIN}}DONOTREMOVETHISLINE!

第38頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第39頁共78頁

clkin,clkout,si,s2

//{{ALTERA_ARGS_END}}DONOTREMOVETHISLINE!

);//PortDeclaration

//{{ALTERA」O_BEGIN}}DONOTREMOVETHISLINE!

inputclkin;

outputclkout,si,s2;

//{{ALTERA_IO_END}}DONOTREMOVETHISLINE!

wiresi,s2;

reg[1:0]stepl,step2;

alwaysx(posedgeclkin)

begin

case(stepl)

2'b00:stepl<=2,bOl;

第39頁共78頁

編號(hào)：

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2'b01:stepl<=2，bio；

2'blO:stepl<=2,bOO;

default:stepl<=2'bOO;

endcase

end

alwaysx(negedgeclkin)

begin

case(step2)

2'b00:step2<=2,bOl;

2'b01:step2<=2，bl0;

2'blO:step2<=2,bOO;

default:step2<=2JbOO;

endcase

第40頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第41頁共78頁

end

assignclkout=stepl[1]|step2[l];

assignsl=stepl[1];

assigns2=step2[1];

endmodule

testbench:

timescalelns/lns

modulesl_tb;

regclk_in;

wireclkout,si,s2;

always#50clk_in=~clk_in;

initial

begin

第41頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第42頁共78頁

clk_in=0;

#1000$stop;

end

si

sl0(.clkin(clkin),.clkout(clk_out),.si(si),.s2(s2));

endmodule

獨(dú)立晶振

一個(gè)10m一個(gè)一五m,10m向一五m的傳輸數(shù)據(jù)問怎么實(shí)現(xiàn)

我說小數(shù)分頻成10m內(nèi)部時(shí)鐘，再采樣求正解

數(shù)據(jù)量少用握手信號(hào),數(shù)據(jù)量多用FIFO,如果有很高的時(shí)鐘

資源可以考慮用高時(shí)鐘采樣，但是不是很好的方法,分頻成5M是

肯定不行的,分成相同頻率也是異步信號(hào)

1.setup和holdup時(shí)間，區(qū)別.

2.多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域

第42頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第43頁共78頁

3.latch與register的區(qū)別，為什么現(xiàn)在多用register.行為

級描述中l(wèi)atch如何產(chǎn)生的

4.BLOCKINGNONBLOCKING賦值的區(qū)別

5.MOORE與MEELEY狀態(tài)機(jī)的特征

6.IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別

7.實(shí)現(xiàn)N位JohnsonCounter,N=

8.用FSM實(shí)現(xiàn)101101的序列檢測模塊

2.多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域：

情況比較多，如果簡單回答的話就是：跨時(shí)域的信號(hào)要經(jīng)過

同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，

要送到時(shí)鐘域2,那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過

時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是

兩級d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1

中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，

而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒有必然關(guān)系，是異步的。這樣做

只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。所以

第43頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第44頁共78頁

通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的

是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，

相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，

象異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方

法。

如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解

決問題。

6.IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別

如果光說概念的話：同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)

位動(dòng)作。

異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)

作。

象芯片的上電復(fù)位就是異步復(fù)位，因?yàn)檫@時(shí)時(shí)鐘振蕩器不一

定起振了，可能還沒有時(shí)鐘脈沖。異步復(fù)位很容易受到復(fù)位端信

號(hào)毛刺的影響，比如復(fù)位端信號(hào)由組合邏輯組成，那組合邏輯輸

出產(chǎn)生的冒險(xiǎn)，就會(huì)使觸發(fā)器錯(cuò)誤的復(fù)位。

第44頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第45頁共78頁

4.BLOCKINGNONBLOCKING賦值的區(qū)別

這個(gè)問題可參考的資料很多，講的都很透徹，可以找一下。

基本用法就是常說的“組合邏輯用BLOCKING,時(shí)序邏輯用

NONBLOCKING”。

3.latch與register的區(qū)別，為什么現(xiàn)在多用register.行為

級描述中l(wèi)atch如何產(chǎn)生的

區(qū)別不多說。為什么避免使用latch,因?yàn)樵O(shè)計(jì)中用latch

會(huì)使設(shè)計(jì)后期的靜態(tài)時(shí)序分析變的困難（必須用的地方當(dāng)然另當(dāng)

別論）。

行為級描述中l(wèi)atch產(chǎn)生的原因：多由于構(gòu)造組合邏輯電路

時(shí)，使用if或case語句，沒有把所有的條件給足，導(dǎo)致沒有提

到的條件，其輸出未知?；蛘呤敲總€(gè)條件分支中，沒有給出所有

輸出的值，這就會(huì)產(chǎn)生latch。所以構(gòu)造組合邏輯電路時(shí)，其

always語句中的敏感信號(hào)必須包括所有的輸入端，每個(gè)條件分

支必須把所有的輸出端的值都給出來。

1.setup和holdup時(shí)間,區(qū)別.

第45頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第46頁共78頁

建立時(shí)間：觸發(fā)器在時(shí)鐘沿來到前，其數(shù)據(jù)輸入端的數(shù)據(jù)必

須保持不變的時(shí)間

保持時(shí)間：觸發(fā)器在時(shí)鐘沿來到后，其數(shù)據(jù)輸入端的數(shù)據(jù)必

須保持不變的時(shí)間

L模擬電路設(shè)計(jì)

基礎(chǔ)知識(shí)（筆試時(shí)候容易遇到的題目）

1.最基本的如三極管曲線特性（太低極了點(diǎn)）

2.基本放大電路，種類，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)

的原因

3.反饋之類，如：負(fù)反饋的優(yōu)點(diǎn)（帶寬變大）

4.頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的

幾個(gè)方法

5.鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）

6.A/D電路組成,工作原理

第46頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第47頁共78頁

如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相

之類，不一一列舉

太底層的M0S管物理特性感覺一般不大會(huì)作為筆試面試題，

因?yàn)槿俏㈦娮游锢恚?/p>

式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究

ic設(shè)計(jì)的話需要熟悉的軟件adence,Synopsys,Advant,

UNIX當(dāng)然也要大概會(huì)操作

實(shí)際工作所需要的一些技術(shù)知識(shí)（面試容易問到）

如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注

意的地方等等,一般會(huì)針

對簡歷上你所寫做過的東西具體問，肯定會(huì)問得很細(xì)（所以

別把什么都寫上，精通之類的

詞也別用太多了），這個(gè)東西各個(gè)人就不一樣了，不好說什

么了。

2.數(shù)字電路設(shè)計(jì)

第47頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第48頁共78頁

當(dāng)然必問Verilog/VIIDL,如設(shè)計(jì)計(jì)數(shù)器

邏輯方面數(shù)字電路的卡諾圖化簡，時(shí)序（同步異步差異），

觸發(fā)器有幾種（區(qū)別，優(yōu)

點(diǎn)），全加器等等

比如：設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三

種硬幣，要正確的找回錢數(shù)

1.畫出fsm（有限狀態(tài)機(jī)）

2.用verilog編程，語法要符合fpga設(shè)計(jì)的要求

系統(tǒng)方面：如果簡歷上還說做過cpu之類，就會(huì)問到諸如cpu

如何工作，流水線之類

的問題

3.單片機(jī)、DSP、FPGA、嵌入式方面（從沒碰過，就大概知道

幾個(gè)名字胡扯幾句，歡迎拍

磚，也歡迎牛人幫忙補(bǔ)充）

第48頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第49頁共78頁

如單片機(jī)中斷幾個(gè)/類型，編中斷程序注意什么問題

DSP的結(jié)構(gòu)(馮.諾伊曼結(jié)構(gòu)嗎？)

嵌入式處理器類型(如ARM),操作系統(tǒng)種類

(Vxworks,ucos,winCE,linux),操作系統(tǒng)方

面偏CS方向了，在CS篇里面講了

4.信號(hào)系統(tǒng)基礎(chǔ)

拉氏變換與Z變換公式等類似東西，隨便翻翻書把

如.h(n)=-a*h(n-1)+b*8(n)a.求h(n)的z變換b.問該系

統(tǒng)是否為穩(wěn)定系統(tǒng)

c.寫出FIR數(shù)字濾波器的差分方程

以往各種筆試題舉例

利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz，

用mos管搭出一個(gè)二輸入與非門。用傳輸門和倒向器搭一個(gè)

邊沿觸發(fā)器

第49頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第50頁共78頁

用運(yùn)算放大器組成一個(gè)10倍的放大器

微波電路的匹配電阻。

名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、

interrupt、pipeline

IRQ,BIOS,USB,VIIDL,VLSIVCO（壓控振蕩器）RAM（動(dòng)態(tài)隨機(jī)

存儲(chǔ)器）,FIRHRDFT（離散

傅立葉變換）

或者是中文的，比如a量化誤差b.直方圖c.白平衡

共同的注意點(diǎn)1.一般情況下，面試官主要根據(jù)你的簡歷提問，

所以一定要對自己負(fù)責(zé)，把簡歷上的東

西搞明白；2.個(gè)別招聘針對性特別強(qiáng)，就招目前他們確的方

向的人，這種情況下，就要投其所好，

盡量介紹其所關(guān)心的東西。

3.其實(shí)技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺

得有些難。所以最好在面試

第50頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第51頁共78頁

前把該看的書看看。

4.雖然說技術(shù)面試是實(shí)力的較量與體現(xiàn)，但是不可否認(rèn)，由

于不用面試官/公司所專領(lǐng)域

及愛好不同，也有面試也有很大的偶然性，需要冷靜對待。

不能因?yàn)楸痪?，就否認(rèn)自己

或責(zé)罵公司。

5.面試時(shí)要takeiteasy,對越是自己鐘情的公司越要這樣。

1.集成電路設(shè)計(jì)前端流程及工具。

2OFPGA和ASIC的概念,他們的區(qū)別

30LATCH和DFF的概念和區(qū)別

4。用DFF實(shí)現(xiàn)二分頻。

5。用VERILOG或VIIDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch

6O給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與

非門實(shí)現(xiàn)（實(shí)際上就是化簡）

第51頁共78頁

編號(hào)：

時(shí)間：2021年X月X日書山有路勤為徑，學(xué)海無涯苦作舟頁碼：第52頁共78頁

7。用VERILOG或VIIDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。

8。給出一個(gè)門級的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路

徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。

9oA,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是

如果A,B,C,D,E中1的個(gè)數(shù)比。多，那么F輸出為1,否則F為

0),用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限1.可參考各EDA廠商的

開發(fā)工具

2.FPGA與ASIC的可參閱各種EDA相關(guān)書籍。

3.LATC是H鎖存器，DFF是觸發(fā)器，其電路形式完全不同。

4.alwaysx(posedgeelk)

if(reset)begin

sei<=1;

clkl<=1;

clk2<=1;