《EDA技術及應用-Verilog HDL版》課件第7章

7.1實驗一：計數(shù)器電路的設計

7.2實驗二：算術運算電路的設計

7.3實驗三：可調信號發(fā)生器的設計

7.4實驗四：數(shù)字頻率計的設計

7.5實驗五：數(shù)字秒表的設計

7.6實驗六：交通燈信號控制器的設計

7.7實驗七：FIR濾波器的設計

7.8實驗八：CORDIC算法的應用設計

7.9實驗報告范例

第7章EDA技術實驗

1．實驗目的

(1)學習QuartusⅡ/ISEDesignSuite/ispLEVER軟件的基本使用方法。

(2)學習GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。

(3)熟悉VerilogHDL程序的基本結構和元件實例化語句的使用。7.1實驗一：計數(shù)器電路的設計

2．實驗內容

設計并調試好一個計數(shù)范圍為0～9999的4位十進制計數(shù)器電路cnt9999，并用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(可選用的芯片為ispLSI1032E-PLCC84，或EPM7128S-PL84，或XCS05/XCS10-PLCC84芯片)進行硬件驗證。

3．實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4．參考資料

第4.2節(jié)、第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)和第5.2節(jié)。

1．實驗目的

(1)進一步熟悉和掌握QuartusⅡ/ISEDesignSuite/ispLEVER軟件的使用。

(2)進一步熟悉和掌握GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的使用。

(3)學習和掌握VerilogHDL過程區(qū)塊語句、if條件語句、case選擇語句、for循環(huán)語句和元件實例化語句等的綜合使用。7.2實驗二：算術運算電路的設計

2．實驗內容

進行加法器、乘法器與除法器等算術運算電路的設計與調試：①設計并調試好一個由兩個4位二進制并行加法器級聯(lián)而成的8位二進制并行加法器；②設計并調試一個8位的移位乘法器/定點乘法器/布斯乘法器；③設計并調試一個8位的移位除法器/重存除法器/非重存除法器。并用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(事先應選定擬采用的實驗芯片的型號)進行硬件驗證。

3．實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4．參考資料

第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)和第6.1～6.3節(jié)。

1．實驗目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER軟件的基本使用方法。

(2)熟悉GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。

(3)學習和掌握VerilogHDL過程區(qū)塊語句、case選擇語句、if條件語句和元件實例化語句等的綜合使用。

(4)學習LPM兆功能只讀存儲塊ROM的使用及存儲器模塊的初始化方法。

(5)學習使用QuartusⅡ8.0中的SignalTapⅡ嵌入式邏輯分析儀的使用。7.3實驗三：可調信號發(fā)生器的設計

2．實驗內容

設計一個可調信號發(fā)生器，可產生正弦波、方波、三角波和鋸齒波四種信號，能夠實現(xiàn)信號的轉換，并具有頻率可調的功能。

用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(事先應選定擬采用的實驗芯片的型號)進行硬件驗證。

3．實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4.參考資料

第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)和第6.4節(jié)。

1．實驗目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER軟件的基本使用方法。

(2)熟悉GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。

(3)學習和掌握VerilogHDL過程區(qū)塊語句、if條件語句、連續(xù)賦值語句和元件實例化語句等的綜合使用。

(4)學習計數(shù)器、寄存器等VerilogHDL基本邏輯電路的綜合設計應用。7.4實驗四：數(shù)字頻率計的設計

2.實驗內容

設計并調試好8位十進制數(shù)字頻率計，用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(事先應選定擬采用的實驗芯片的型號)進行硬件驗證。

3．實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4．參考資料

第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)和第6.6節(jié)。

1.實驗目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER軟件的基本使用方法。

(2)熟悉GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。

(3)學習和掌握VerilogHDL過程區(qū)塊語句、if條件語句和元件實例化語句等的綜合使用。

(4)熟悉計數(shù)器、分頻器等VerilogHDL基本邏輯電路的綜合設計應用，掌握程序仿真時根據(jù)實際情況進行有關參數(shù)調整的方法。7.5實驗五：數(shù)字秒表的設計

2.實驗內容

設計并調試好一個計時范圍為0.01?s～1?h的數(shù)字秒表，用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(事先應選定擬采用的實驗芯片的型號)進行硬件驗證。

3.實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4.參考資料

第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)和第6.7節(jié)。

1.實驗目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER軟件的基本使用方法。

(2)熟悉GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。

(3)學習和掌握VerilogHDL過程區(qū)塊語句、if條件語句、case選擇語句、for循環(huán)語句和元件實例化語句等的綜合使用。

(4)學習計數(shù)器、分頻器、選擇器等VerilogHDL基本邏輯電路、動態(tài)掃描顯示電路和狀態(tài)機控制電路的綜合設計應用。7.6實驗六：交通燈信號控制器的設計

2.實驗內容

設計并調試好一個十字交叉路口的交通燈信號控制器，具體要求為：

(1)為了控制的方便，設置了兩個開關SW1和SW2，其中固定開關SW1實現(xiàn)交通警察人為監(jiān)督交通秩序和無人自動控制交通秩序之間的切換，默認開關置于高電平端，為自動控制模式——交通燈按照事先的規(guī)定工作，開關置于低電平端時，為人為監(jiān)督控制模式(交通燈不再工作)。點動開關SW2用于整個系統(tǒng)的總復位，如系統(tǒng)出現(xiàn)故障時，就需要總復位。

(2)當交通燈處于無人自動控制工作狀態(tài)時，若方向1綠燈亮，則方向2紅燈亮。計數(shù)55?s后，方向1的綠燈熄滅、黃燈亮，再計數(shù)5?s后，方向1的黃燈熄滅、紅燈亮，同時方向2的綠燈亮，然后方向2重復方向1的過程，這樣就實現(xiàn)了無人自動控制交通燈。有關控制的定時使用倒計時方式，計時過程用數(shù)碼管進行顯示。

交通控制器擬由單片的CPLD/FPGA來實現(xiàn)，經分析設計要求，整個系統(tǒng)可由6個模塊組成：①主控制模塊control；

②55?s倒計時模塊cnt55；③5?s倒計時模塊cnt05；④時鐘信號分頻模塊fdiv；⑤顯示數(shù)據(jù)多路選擇模塊dispsel；⑥數(shù)據(jù)動態(tài)顯示驅動模塊display。詳見第6.8節(jié)的圖6.29。

用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(事先應選定擬采用的實驗芯片的型號)進行硬件驗證。

3.實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4.參考資料

第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)和第6.8節(jié)。

1.實驗目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER軟件的基本使用方法。

(2)掌握GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。

(3)學習VerilogHDL程序設計中LPM兆功能塊的程序調用及參數(shù)傳遞方法。

(4)學習數(shù)字信號處理算法的分析、設計、編程與調試方法，包括參數(shù)的量化、數(shù)據(jù)的延遲、流水線的使用、仿真數(shù)據(jù)的輸入、仿真結果的分析等。7.7實驗七：FIR濾波器的設計

2.實驗內容

根據(jù)第6.10節(jié)圖6.35所示的轉置FIR濾波器的原理，完成一個濾波器長度為4的DaubechiesDB4轉置FIR濾波器的設計。該濾波器的系數(shù)為

G(Z)=0.48301+0.8365Z－1+0.2241Z－2－0.1294Z－3

若將系數(shù)設為8位(加上符號位)精度模式，則

G(Z)?=?

這時需注意：變換后的結果要除以256才是實際的輸出。

用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(事先應選定擬采用的實驗芯片的型號)進行硬件驗證。

3.實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4.參考資料

第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)和第6.10節(jié)。

1.實驗目的

(1)熟悉QuartusⅡ/ISEDesignSuite/ispLEVER軟件的基本使用方法。

(2)熟悉GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的基本使用方法。

(3)熟悉CORDIC算法的基本原理，掌握其應用設計的編程方法。

7.8實驗八：CORDIC算法的應用設計

(4)熟悉VerilogHDL中函數(shù)的設計與調用方法，學習元件實例化的參數(shù)傳遞方法。

(5)學習數(shù)字信號處理算法的分析、設計、編程與調試方法，包括參數(shù)的量化、數(shù)據(jù)的延遲、流水線的使用、仿真數(shù)據(jù)的輸入、仿真結果的分析等。

2.實驗內容

查找和閱讀CORDIC算法及其應用的有關參考文獻，完成一個求解1/ex硬件電路的VerilogHDL程序設計與調試。

用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(事先應選定擬采用的實驗芯片的型號)進行硬件驗證。

3.實驗要求

(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個VerilogHDL源程序。

(3)根據(jù)系統(tǒng)的功能，選好測試用例，畫出測試輸入信號波形或編好測試程序。

(4)根據(jù)選用的EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定表格或文件。

(5)記錄系統(tǒng)仿真、邏輯綜合及硬件驗證結果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4.參考資料

第4.3節(jié)、第4.4節(jié)、第4.5節(jié)、第5.1節(jié)、第5.2節(jié)、第6.11節(jié)。實驗X0～9999的計數(shù)器電路的設計

1.實驗目的

(1)進一步熟悉和掌握QuartusⅡ軟件的使用。

(2)進一步熟悉和掌握GW48-CK或其他EDA實驗開發(fā)系統(tǒng)的使用。

(3)學習和掌握VerilogHDL過程區(qū)塊語句、條件語句和元件實例化語句的使用。7.9實驗報告范例

2.實驗內容

設計并調試好一個計數(shù)范圍為0～9999的4位十進制計數(shù)器電路cnt9999，并用GW48-CK或其他EDA實驗開發(fā)系統(tǒng)(可選用的芯片為ispLSI1032E-PLCC84，或EPM7128S-PL84，或XCS05/XCS10-PLCC84芯片)進行硬件驗證。

3．實驗條件

(1)開發(fā)軟件：QuartusⅡ8.0。

(2)實驗設備：GW48-CKEDA實驗開發(fā)系統(tǒng)。

(3)擬用芯片：EPM7128S-PL84。

4．實驗設計

1)系統(tǒng)原理框圖

為了簡化設計并便于顯示，本計數(shù)器電路cnt9999的設計分為兩個層次。其中，底層電路包括四個十進制計數(shù)器模塊cnt10，再由這四個模塊按照圖7.1所示的原理圖構成頂層電路cnt9999。圖7.1cnt9999電路原理圖

2)?VerilogHDL程序

計數(shù)器cnt9999的底層和頂層電路均采用VerilogHDL文本輸入，有關VerilogHDL程序如下：

(1)?cnt10的VerilogHDL源程序：

//cnt10.v

modulecnt10(clk,clr,ena,cq,co);

inputclk;

inputclr;

inputena;

output[3:0]cq;

outputco;

(2)?cnt9999的VerilogHDL源程序：

//cnt9999.v

modulecnt9999(clk,clr,ena,dout);

inputclk;

inputclr;

inputena;

output[15:0]dout;

3)仿真波形設置

本設計包括兩個層次，因此先進行底層的十進制計數(shù)器cnt10的仿真，再進行頂層cnt9999的仿真。圖7.2是cnt10仿真輸入設置及可能結果估計圖。同理可進行cnt9999仿真輸入設置及可能結果估計(這里略)。圖7.2cnt10仿真輸入設置及可能結果估計圖

4)管腳鎖定文件

根據(jù)圖7.1所示的cnt9999電路原理圖，本設計實體的輸入有時鐘信號clk、清零信號clr、計數(shù)使能信號ena，輸出為dout[15:0]，據(jù)此可選擇實驗電路結構圖NO.0，對應的實驗模式為0。

根據(jù)圖5.5所示的實驗電路結構圖NO.0和圖7.1確定引腳的鎖定。選用EPM7128S-PL84芯片，其引腳鎖定過程如表5.5所示。其中，clk接CLOCK2，clr接鍵3，ena接鍵4，計數(shù)結果dout[3:0]、dout[7:4]、dout[11:8]、dout[15:12]經外部譯碼器譯碼后，分別在數(shù)碼管1、數(shù)碼管2、數(shù)碼管3、數(shù)碼管4上顯示。表7.1cnt9999管腳鎖定過程表

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