EDA應(yīng)用技術(shù)之基本門電路設(shè)計(jì)教學(xué)課件

EDA應(yīng)用技術(shù)EDAapplicationtechnology基本門電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)2.VHDL的結(jié)構(gòu)3.VHDL的語言要素4.信號(hào)賦值語句學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)門電路:與門、或門、非門、與非門、或非門、異或門等。VHDL程序結(jié)構(gòu)一般分為三部分:

1、庫文件與程序包——參數(shù)部分，調(diào)用

2、實(shí)體

——接口部分，對(duì)外部端口進(jìn)行定義

3、結(jié)構(gòu)體

——描述部分，描述電路內(nèi)部的邏輯功能1.門電路的VHDL設(shè)計(jì)基本門電路的設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;

ENTITYand2_gateISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2_gate;ARCHITECTUREoneOFand2_gateISBEGINy<=aANDb;ENDONE;【例1】二輸入與門電路的VHDL描述。庫文件與程序包實(shí)體結(jié)構(gòu)體1.門電路的VHDL設(shè)計(jì)學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;

該部分為程序庫文件與程序包調(diào)用，表示引用了IEEE庫中的1164程序包。相關(guān)語法與功能分析【例1】二輸入與門電路的VHDL描述。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)相關(guān)語法與功能分析【例1】二輸入與門電路的VHDL描述。ENTITYand2_gateISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2_gate;實(shí)體名數(shù)據(jù)類型端口名端口方向?qū)W習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。該部分為程序的實(shí)體部分，定義了模塊電路的輸入和輸出端口。基本門電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)【例1】二輸入與門電路的VHDL描述。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。圖1與門元件符號(hào)基本門電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。8ARCHITECTUREoneOFand2_gateISBEGINy<=aANDb;ENDONE;結(jié)構(gòu)體名實(shí)體名結(jié)構(gòu)體功能描述相關(guān)語法與功能分析【例1】二輸入與門電路的VHDL描述。該部分為程序的結(jié)構(gòu)體部分，具體描述了模塊電路的內(nèi)部結(jié)構(gòu)功能。基本門電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)與非門如何描述？或

門如何描述？或非門如何描述？思考LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;

ENTITYand2_gateISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2_gate;ARCHITECTUREoneOFand2_gateISBEGINy<=aANDb;ENDONE;【例1】二輸入與門電路的VHDL描述?；鹃T電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)2.VHDL的結(jié)構(gòu)3.VHDL的語言要素4.信號(hào)賦值語句學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)庫是經(jīng)編譯后的數(shù)據(jù)的集合，它存放包定義、實(shí)體定義、構(gòu)造定義和配置定義等。在使用庫之前，一定要進(jìn)行庫說明和包說明，庫和包的說明總是放在設(shè)計(jì)單元的最前面，格式：1.庫與程序包LIBRARY庫名;USE庫名.程序包名.ALL;學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)131、IEEE庫IEEE庫是VHDL設(shè)計(jì)中最為常見的庫。包含有IEEE標(biāo)準(zhǔn)的程序包和其他一些支持工業(yè)標(biāo)準(zhǔn)的程序包。例如：經(jīng)過IEEE正式認(rèn)可的STD＿LOGIC＿1164程序包；

某些公司提供的程序包：如STD＿LOGIC＿ARITH（算術(shù)運(yùn)算庫）STD＿LOGIC＿UNSIGNED等。

1.庫與程序包庫的種類VHDL程序設(shè)計(jì)中常用的庫有5種。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)2、STD庫

STD庫是VHDL的標(biāo)準(zhǔn)庫。含有稱為STANDARD的標(biāo)準(zhǔn)程序包,其中定義了多種常用的數(shù)據(jù)類型,均不加說明便可直接引用。

另一個(gè)程序包TEXTIO(文本文件輸入/輸出),則需經(jīng)說明后方可使用。

1.庫與程序包庫的種類VHDL程序設(shè)計(jì)中常用的庫有5種。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)3、WORK庫

WORK庫是用戶的VHDL設(shè)計(jì)的現(xiàn)行工作庫，用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包。因此自動(dòng)滿足VHDL語言標(biāo)準(zhǔn)，在實(shí)際調(diào)用中，不必以顯式預(yù)先說明。是當(dāng)前作業(yè)庫,主要包含在當(dāng)前的設(shè)計(jì)單元中定義的類型、函數(shù)等。1.庫與程序包庫的種類VHDL程序設(shè)計(jì)中常用的庫有5種。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)4、VITAL庫

VITAL庫是各FPGA/CPLD生產(chǎn)廠商提供的面向ASIC的邏輯門庫。使用VITAL庫，可以提高VHDL門級(jí)時(shí)序模擬的精度，因而只在VHDL仿真器中使用。1.庫與程序包庫的種類VHDL程序設(shè)計(jì)中常用的庫有5種。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)5、用戶庫

由用戶自己創(chuàng)建。

設(shè)計(jì)者可以把一些自己需要經(jīng)常使用的非標(biāo)準(zhǔn)（一般是自己開發(fā)的）包集合和實(shí)體等匯集成庫,作為對(duì)VHDL標(biāo)準(zhǔn)庫的補(bǔ)充。1.庫與程序包庫的種類VHDL程序設(shè)計(jì)中常用的庫有5種。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)

VHDL把設(shè)計(jì)庫作為對(duì)多個(gè)項(xiàng)目進(jìn)行組織和維護(hù)的手段。允許設(shè)計(jì)者在多個(gè)庫中有選擇地打開當(dāng)前需要使用的庫,未被打開的庫則不能使用。

WORK庫和STD庫總會(huì)被自動(dòng)打開。1.庫與程序包學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)

庫語言關(guān)鍵詞LIBRARY，指明所使用的庫名，

USE語句，指明庫中的程序包。一旦說明了庫和程序包，整個(gè)設(shè)計(jì)實(shí)體都可進(jìn)入訪問或調(diào)用，但其作用范圍僅限于所說明的設(shè)計(jì)實(shí)體。VHDL要求一項(xiàng)含有多個(gè)設(shè)計(jì)實(shí)體的更大的系統(tǒng)，每一個(gè)設(shè)計(jì)實(shí)體都必須有自己完整的庫說明語句和USE語句。1.庫與程序包LIBRARY庫名;USE庫名.程序包名.ALL;學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;放在VHDL程序的最前面，表示以后在實(shí)體或結(jié)構(gòu)體中要用到數(shù)據(jù)類型包中的數(shù)據(jù)類型。1.庫與程序包

每個(gè)程序開始處

都可全寫學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)

實(shí)體(ENTITY)是VHDL設(shè)計(jì)中最基本的組成部分。功能：對(duì)這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口描述，

但并不描述電路的具體構(gòu)造和實(shí)現(xiàn)的功能。2.實(shí)體ENTITYand2_gateISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2_gate;實(shí)體名數(shù)據(jù)類型端口名端口方向?qū)W習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)22實(shí)體格式格式說明以“ENTITY實(shí)體名IS”開始，

“END實(shí)體名”結(jié)束端口聲明關(guān)鍵詞：PORT端口方向：IN、OUT、INOUT、BUFFER數(shù)據(jù)類型：BIT、STD_LOGIC、INTEGER等ENTITY實(shí)體名IS

PORT（端口名1：端口方向端口數(shù)據(jù)類型；

端口名2：端口方向端口數(shù)據(jù)類型；

┋

端口名n：端口方向端口數(shù)據(jù)類型)；

END[實(shí)體名]

；2.實(shí)體學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)ENTITY實(shí)體名IS--各詞之間以空格間隔，IS后無分號(hào)

[GENERIC(常數(shù)名：數(shù)據(jù)類型：設(shè)定);]--類屬參數(shù)說明，PORT（--端口定義，以小括號(hào)界定端口名1：端口方向端口數(shù)據(jù)類型；--端口聲明語句用分號(hào)隔開端口名2：端口方向端口數(shù)據(jù)類型；┋端口名n：端口方向端口數(shù)據(jù)類型--最后一個(gè)端口聲明語句不加分號(hào))；--小括號(hào)后加分號(hào)，結(jié)束端口說明END[實(shí)體名]；--最后結(jié)束加分號(hào)，“[]”內(nèi)為可選項(xiàng)2.實(shí)體實(shí)體說明語句格式實(shí)體說明必須以語句“ENTITY實(shí)體名IS”開始，以語句“END實(shí)體名;”結(jié)束；實(shí)體名是設(shè)計(jì)者自定義的，可作為其他設(shè)計(jì)實(shí)體對(duì)該設(shè)計(jì)實(shí)體進(jìn)行調(diào)用時(shí)使用。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)ENTITY實(shí)體名IS

--各詞之間以空格間隔，IS后無分號(hào)

[GENERIC(常數(shù)名：數(shù)據(jù)類型：設(shè)定值);]--類屬參數(shù)說明，PORT（--端口定義，以小括號(hào)界定端口名1：端口方向端口數(shù)據(jù)類型；--端口聲明語句用分號(hào)隔開端口名2：端口方向端口數(shù)據(jù)類型；┋端口名n：端口方向端口數(shù)據(jù)類型--最后一個(gè)端口聲明語句不加分號(hào))；--小括號(hào)后加分號(hào)，結(jié)束端口說明END[實(shí)體名]；--最后結(jié)束加分號(hào)，“[]”內(nèi)為可選項(xiàng)2.實(shí)體實(shí)體說明語句格式類屬說明以“GENERIC”為關(guān)鍵詞，必須放在端口說明之前。類屬說明為實(shí)體中的可選項(xiàng)，用來說明實(shí)體中定義的局部常數(shù)。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)ENTITY實(shí)體名IS

--各詞之間以空格間隔，IS后無分號(hào)

[GENERIC(常數(shù)名：數(shù)據(jù)類型：設(shè)定值);]--類屬參數(shù)說明，PORT（

--端口定義，以小括號(hào)界定端口名1：端口方向端口數(shù)據(jù)類型；--端口聲明語句用分號(hào)隔開端口名2：端口方向端口數(shù)據(jù)類型；┋端口名n：端口方向端口數(shù)據(jù)類型

--最后一個(gè)端口聲明語句不加分號(hào))；

--小括號(hào)后加分號(hào)，結(jié)束端口說明END[實(shí)體名]；--最后結(jié)束加分號(hào)，“[]”內(nèi)為可選項(xiàng)2.實(shí)體實(shí)體說明語句格式

端口聲明以“PORT”

為關(guān)鍵詞，內(nèi)部為端口定義，以小括號(hào)界定，端口名和端口方向間用冒號(hào)隔開，端口方向和端口數(shù)據(jù)類型用空格隔開。類型相同的端口可用逗號(hào)隔開集中在一起定義。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)BUFFER的功能，與INOUT類似，區(qū)別在于當(dāng)需要輸入數(shù)據(jù)時(shí)，只允許內(nèi)部回讀輸出的信號(hào)，即允許反饋。設(shè)計(jì)“計(jì)數(shù)器”時(shí)，可將計(jì)數(shù)器輸出的計(jì)數(shù)信號(hào)回讀，以作下一計(jì)數(shù)值的初值。與INOUT模式相比，BUFFER回讀（輸入）的信號(hào)不是由外部輸入的，而是由內(nèi)部產(chǎn)生，向外輸出的信號(hào)。INOUTINOUTBUFFER

端口方向2.實(shí)體學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)

數(shù)據(jù)類型BIT(位型)：‘1’‘0’Std_logic(標(biāo)準(zhǔn)邏輯量):'0','1','Z','-','X';

Std_logic_vector(nDOWNTO0)(標(biāo)準(zhǔn)邏輯矢量)BOOLEAN(布爾量):TRUE，F(xiàn)ALSEINTEGER(整型):0,1,2,3….2.實(shí)體學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)ENTITYand3_gateIS

PORT(a,b,c:INBIT;

y:OUTBIT);ENDand3_gate;2.實(shí)體【例2】3輸入門電路的實(shí)體描述。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)ENTITYdff_aISPORT(d:INSTD_LOGIC;

clk:INSTD_LOGIC;

q,nq:OUTSTD_LOGIC);ENDdff_a;2.實(shí)體【例3】D觸發(fā)器的實(shí)體描述。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)方法1：ENTITYcount4_aISPORT(clk:INSTD_LOGIC;--時(shí)鐘端

rst:INSTD_LOGIC;--復(fù)位端

d0,d1,d2,d3:INSTD_LOGIC;--四位輸入數(shù)據(jù)端

q0,q1,q2,q3:OUTSTD_LOGIC);--四位輸出數(shù)據(jù)端ENDcount4_a;2.實(shí)體【例4】左圖四位二進(jìn)制加法計(jì)數(shù)器元件符號(hào)，用VHDL描述其實(shí)體程序。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)2.實(shí)體【例4】左圖四位二進(jìn)制加法計(jì)數(shù)器元件符號(hào)，用VHDL描述其實(shí)體程序。方法2：ENTITYcount4_bISPORT(clk,rst：INSTD_LOGIC;

d:INSTD_LOGIC_VECTOR(3DOWNTO0);

q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDcount4_b;d、q是一組4位二進(jìn)制總線數(shù)據(jù)，屬于標(biāo)準(zhǔn)邏輯矢量型。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)描述實(shí)體內(nèi)部邏輯功能和電路結(jié)構(gòu)，建立設(shè)計(jì)實(shí)體的輸入輸出關(guān)系。3.結(jié)構(gòu)體ARCHITECTUREoneOFand2_gateISBEGINy<=aANDb;ENDONE;結(jié)構(gòu)體名實(shí)體名結(jié)構(gòu)體功能描述學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)ARCHITECTURE結(jié)構(gòu)體名OF實(shí)體名IS[說明語句]；BEGIN

功能描述語句;END[結(jié)構(gòu)體名]；以“ARCHITECTURE…IS”開始

“END結(jié)構(gòu)體名”結(jié)束說明語句：SIGNAL，CONSTANT，COMPONENT功能描述以“BEGIN”作為開始功能描述語句：順序語句、并行語句結(jié)構(gòu)體格式格式說明3.結(jié)構(gòu)體學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)3.結(jié)構(gòu)體學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;

ENTITYgates2ISPORT(a:INSTD_LOGIC;b:INSTD_LOGIC;z:OUTSTD_LOGIC_VECTOR(5downto0));ENDgates2;【例5】左圖包含6個(gè)不同的邏輯門，用VHDL語句來描述。3.結(jié)構(gòu)體學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)ARCHITECTUREoneOFgates2ISBEGINz(5)<=aandb;z(4)<=anandb;z(3)<=aorb;z(2)<=anorb;z(1)<=axorb;z(0)<=axnorb;ENDONE;【例5】左圖包含6個(gè)不同的邏輯門，用VHDL語句來描述。3.結(jié)構(gòu)體學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)2.VHDL的結(jié)構(gòu)說明：

2個(gè)輸入端，6個(gè)輸出端，每個(gè)輸出端分別表示不同的運(yùn)算，現(xiàn)實(shí)中并無這樣的芯片。

但是有了VHDL語言，就可以把這個(gè)程序?qū)懙酱笠?guī)模集成電路里，就可以實(shí)現(xiàn)我們現(xiàn)實(shí)生活中沒有的電路。

所以可運(yùn)用VHDL語言寫更復(fù)雜的電路。【例5】左圖包含6個(gè)不同的邏輯門，用VHDL語句來描述。3.結(jié)構(gòu)體基本門電路的設(shè)計(jì)1.門電路的VHDL設(shè)計(jì)2.VHDL的結(jié)構(gòu)3.VHDL的語言要素4.信號(hào)賦值語句學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)3.VHDL的語言要素BITBIT_VECTOR(表達(dá)式1TO/DOWNTO表達(dá)式2)STD_LOGICSTD_LOGIC_VECTOR(表達(dá)式1TO/DOWNTO表達(dá)式2)INTEGERBOOLEAN1.常用數(shù)據(jù)類型學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)3.VHDL的語言要素1.常用數(shù)據(jù)類型(1)、BIT：

位型，取值為‘1’和‘0’；(2)、BIT_VECTOR(表達(dá)式1TO/DOWNTO表達(dá)式2)：

位矢量，多位Bit的組合（總線型）；(3)、STD_LOGIC:

工業(yè)標(biāo)準(zhǔn)的邏輯類型。取值：‘0‘‘1‘‘Z‘‘U‘‘X‘‘W‘‘-‘‘L‘‘H’(4)、STD_LOGIC_VECTOR(表達(dá)式1TO/DOWNTO表達(dá)式2)：

工業(yè)標(biāo)準(zhǔn)的邏輯矢量類型，是多位STD_LOGIC的組合（總線型）。

TO表示數(shù)組下標(biāo)序列由低到高。

DOWNTO表示數(shù)組下標(biāo)序列由高到低。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)3.VHDL的語言要素(5)、INTEGER：

整數(shù)型范圍：-2147483648~+2147483647即可用32位有符號(hào)的二進(jìn)制數(shù)表示使用時(shí)需先定義其范圍例如：INTEGERRANGE0TO15(6)、BOOLEAN

布爾量只有“TRUE(真)”和“FALSE(假)”2個(gè)狀態(tài)，可以進(jìn)行關(guān)系運(yùn)算1.常用數(shù)據(jù)類型學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)3.VHDL的語言要素邏輯運(yùn)算符ANDORNOTNANDNORXORXNOR操作說明與或非與非或非異或同或(1)、邏輯運(yùn)算符

2.常用運(yùn)算操作符邏輯運(yùn)算符只能用于BIT、STD_LOGIC、BOOLEAN型數(shù)據(jù)，邏輯運(yùn)算符左右的數(shù)據(jù)類型必須相同學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)3.VHDL的語言要素關(guān)系運(yùn)算符=/=<><=>=操作說明等于不等于小于大于小于等于大于等于關(guān)系運(yùn)算符用在條件表達(dá)式中，運(yùn)算結(jié)果的數(shù)據(jù)類型為布爾（boolean）型，只有兩種狀態(tài)。當(dāng)條件表達(dá)式成立時(shí)為“TRUE”，不成立時(shí)為“FALSE”。2.常用運(yùn)算操作符(2)、關(guān)系運(yùn)算符學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)3.VHDL的語言要素算術(shù)運(yùn)算符+-*/操作說明加減乘除2.常用運(yùn)算操作符(3)、算術(shù)運(yùn)算符算術(shù)運(yùn)算符可以用于處理整數(shù)或位矢量的的數(shù)據(jù)類型，直接使用乘法和除法運(yùn)算符時(shí)，會(huì)消耗大量的邏輯資源，應(yīng)用時(shí)需注意。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程?；鹃T電路的設(shè)計(jì)3.VHDL的語言要素

2.常用運(yùn)算操作符(4)、并置運(yùn)算符“&”用于邏輯量的位連接，并置運(yùn)算可以是信號(hào)間并置、具體數(shù)據(jù)間并置，

也可以是信號(hào)與具體數(shù)據(jù)的混合并置。例：y<=a&b&'1',f<=c&"011"&'1'，說明：必須保證賦值號(hào)兩邊的數(shù)據(jù)為邏輯數(shù)據(jù)類型，且位寬相同。學(xué)習(xí)就是獲得知識(shí)，形成技能，獲得適應(yīng)環(huán)境改變環(huán)境的能力的過程。基本門電路的設(shè)計(jì)3.VHDL的語言要素3.文字規(guī)則(1)、數(shù)字引用引用1位邏輯量數(shù)據(jù)時(shí)，必須加單引號(hào)如：‘0’、‘1’、‘Z’、‘X’等。引用多位的邏輯矢量型數(shù)據(jù)時(shí)，需加雙引號(hào)