微機(jī)原理第五章存儲(chǔ)器

微機(jī)原理第五章存儲(chǔ)器隨機(jī)存取存儲(chǔ)器RAM組成單元速度集成度應(yīng)用SRAM觸發(fā)器快低小容量系統(tǒng)DRAM極間電容慢高大容量系統(tǒng)只讀存儲(chǔ)器ROM掩膜ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進(jìn)行擦除和編程，也可多次擦寫(xiě)FlashMemory（閃存）：能夠快速擦寫(xiě)的EEPROM，但只能按塊（Block）擦除半導(dǎo)體存儲(chǔ)器的主要指標(biāo)容量：每個(gè)存儲(chǔ)器芯片所能存儲(chǔ)的二進(jìn)制數(shù)的位數(shù)。 存儲(chǔ)器容量＝單元數(shù)×每單元數(shù)據(jù)位數(shù)(1、4或8)例：Intel2114芯片的容量為1K×4位，Intel6264芯片為8K×8位。注：微機(jī)（8/16/32/64位字長(zhǎng)）兼容8位機(jī)==>以字節(jié)BYTE為單元存取速度：只從CPU給出有效的存儲(chǔ)器地址到存儲(chǔ)器給出有效數(shù)據(jù)需要的時(shí)間半導(dǎo)體存儲(chǔ)器的主要指標(biāo)易失性指存儲(chǔ)器的供電電源斷開(kāi)后，存儲(chǔ)器中的內(nèi)容是否丟失功耗半導(dǎo)體存儲(chǔ)器在額定工作電壓下，外部電源保證它正常工作的前提下所提供的最大電功率稱之為功耗可靠性指它抵抗干擾，正確完成讀/寫(xiě)數(shù)據(jù)的性能5.2隨機(jī)存取存儲(chǔ)器RAM地址寄存地址譯碼存儲(chǔ)體控制電路AB數(shù)據(jù)寄存讀寫(xiě)電路DBOEWECS存儲(chǔ)體每個(gè)存儲(chǔ)單元具有一個(gè)唯一的地址，可存儲(chǔ)1位（位片結(jié)構(gòu)）或多位（字片結(jié)構(gòu)）二進(jìn)制數(shù)據(jù)存儲(chǔ)容量與地址、數(shù)據(jù)線個(gè)數(shù)有關(guān)：芯片的存儲(chǔ)容量＝2M×N＝存儲(chǔ)單元數(shù)×存儲(chǔ)單元的位數(shù)

M：芯片的地址線根數(shù)

N：芯片的數(shù)據(jù)線根數(shù)地址譯碼電路譯碼器A5A4A3A2A1A06301存儲(chǔ)單元64個(gè)單元行譯碼A2A1A0710列譯碼A3A4A501764個(gè)單元單譯碼雙譯碼(顯著減少驅(qū)動(dòng)電路數(shù)目)單譯碼結(jié)構(gòu)雙譯碼方式2隨機(jī)存取存儲(chǔ)器RAMEDODRAM（ExtendedDataOutDRAM,擴(kuò)展數(shù)據(jù)輸出內(nèi)存）注：微機(jī)（8/16/32/64位字長(zhǎng)）閃爍存儲(chǔ)器（FlashMemory）DRDRAM（DirectRambusDRAM）每根高位地址線接一塊芯片，用低位地址線實(shí)現(xiàn)片內(nèi)尋址。6264內(nèi)部I/O三態(tài)門(mén)均處于高阻000tACE:CE*有效到數(shù)據(jù)出現(xiàn)在外部數(shù)據(jù)線上的時(shí)間易失性指存儲(chǔ)器的供電電源斷開(kāi)后，存儲(chǔ)器中的內(nèi)容是否丟失全譯碼法是指將地址總線中除片內(nèi)地址以外的全部高位地址接到譯碼器的輸入端參與譯碼。該控制端對(duì)應(yīng)系統(tǒng)的寫(xiě)控制線全譯碼法可以提供對(duì)全部存儲(chǔ)空間的尋址能力。動(dòng)態(tài)RAM的舉例－Intel2164tACE:CE*有效到數(shù)據(jù)出現(xiàn)在外部數(shù)據(jù)線上的時(shí)間片選和讀寫(xiě)控制邏輯片選端CS*或CE*有效時(shí)，可以對(duì)該芯片進(jìn)行讀寫(xiě)操作輸出OE*（或RD*）控制讀操作。有效時(shí)，芯片內(nèi)數(shù)據(jù)輸出該控制端對(duì)應(yīng)系統(tǒng)的讀控制線寫(xiě)WE*（或WR*）控制寫(xiě)操作。有效時(shí)，數(shù)據(jù)進(jìn)入芯片中該控制端對(duì)應(yīng)系統(tǒng)的寫(xiě)控制線片選和讀寫(xiě)控制邏輯操作

1╳╳無(wú)操作

001RAM→CPU操作

010CPU→RAM操作

000非法

011無(wú)操作存儲(chǔ)器芯片的I/O控制靜態(tài)RAM 靜態(tài)隨機(jī)存取存儲(chǔ)器SRAM的基本存儲(chǔ)單元一般由六管靜態(tài)存儲(chǔ)電路構(gòu)成，集成度較低，功耗較大，無(wú)需刷新電路，由于存取速度快，一般用作高檔微機(jī)中的高速緩沖存儲(chǔ)器

Intel6264的引腳圖和內(nèi)部結(jié)構(gòu)Intel6264的工作方式方式操作

000

非法不允許WE與OE同時(shí)為低電平

010讀出從RAM中讀出數(shù)據(jù)

001寫(xiě)入將數(shù)據(jù)寫(xiě)入RAM中

011選中6264內(nèi)部I/O三態(tài)門(mén)均處于高阻1×

×未選中6264內(nèi)部I/O三態(tài)門(mén)均處于高阻

SARM讀時(shí)序SARM讀時(shí)序tRC:讀周期時(shí)間

tAA:地址有效到數(shù)據(jù)出現(xiàn)到外部數(shù)據(jù)線上的時(shí)間

tOR:OE*結(jié)束后地址應(yīng)保持的時(shí)間

tRP:讀信號(hào)有效的時(shí)間

tOE:OE*有效到數(shù)據(jù)出現(xiàn)在外部數(shù)據(jù)線上的時(shí)間

tCW:片號(hào)信號(hào)有效的寬度tACE:CE*有效到數(shù)據(jù)出現(xiàn)在外部數(shù)據(jù)線上的時(shí)間tRH

:地址無(wú)效后數(shù)據(jù)應(yīng)保持的時(shí)間tOH

:OE*結(jié)束后數(shù)據(jù)應(yīng)保持的時(shí)間SRAM寫(xiě)時(shí)序SRAM寫(xiě)時(shí)序TWC:寫(xiě)周期時(shí)間

tAW:地址有效到片選信號(hào)失效的間隔時(shí)間

TWB:寫(xiě)信號(hào)撤銷(xiāo)后地址應(yīng)保持的時(shí)間

TCW:片選信號(hào)有效寬度

TAS:地址有效到WE*最早有效時(shí)間tWP:寫(xiě)信號(hào)有效時(shí)間

TWHZ:寫(xiě)信號(hào)有效到寫(xiě)入數(shù)據(jù)有效所允許的最大時(shí)間

TDW:寫(xiě)信號(hào)結(jié)束之前寫(xiě)入數(shù)據(jù)有效的最小時(shí)間

TDH:寫(xiě)信號(hào)結(jié)束之后寫(xiě)入數(shù)據(jù)應(yīng)保持的時(shí)間

動(dòng)態(tài)RAMDRAM的基本存儲(chǔ)單元是單個(gè)場(chǎng)效應(yīng)管及其極間電容，必須配備“讀出再生放大電路”進(jìn)行刷新，每次同時(shí)對(duì)一行的存儲(chǔ)單元進(jìn)行刷新DRAM一般采用“位結(jié)構(gòu)”存儲(chǔ)體：每個(gè)存儲(chǔ)單元存放一位需要8個(gè)存儲(chǔ)芯片構(gòu)成一個(gè)字節(jié)單元每個(gè)字節(jié)存儲(chǔ)單元具有一個(gè)地址動(dòng)態(tài)RAM的舉例－Intel2164高速RAMFPMDRAM（FastPageModeDRAM，快速頁(yè)面模式內(nèi)存） 把連續(xù)的內(nèi)存塊以頁(yè)的形式來(lái)處理。即CPU所要讀取的數(shù)據(jù)是在相同的頁(yè)面內(nèi)時(shí)，CPU只要送出一個(gè)行地址信號(hào)。EDODRAM（ExtendedDataOutDRAM,擴(kuò)展數(shù)據(jù)輸出內(nèi)存） 和FPM的基本制造技術(shù)相同，在緩沖電路上有所差別，在本周期的數(shù)據(jù)傳送尚未完成時(shí)，可進(jìn)行下一周期的傳送。SDRAM（SynchronousBurstDRAM,同步突發(fā)內(nèi)存）與CPU使用相同的時(shí)鐘信號(hào)采用了多體存儲(chǔ)器結(jié)構(gòu)，有兩個(gè)存儲(chǔ)陣列，一個(gè)被CPU讀取數(shù)據(jù)時(shí)，另一個(gè)已經(jīng)做好被讀取的準(zhǔn)備，兩者相互自動(dòng)切換。支持突發(fā)模式，當(dāng)?shù)谝粋€(gè)列地址輸入后，自動(dòng)產(chǎn)生下面若干連續(xù)的列地址高速RAMDDR（DoubleDataRate,雙倍數(shù)據(jù)速率）SDRAM 傳統(tǒng)的SDRAM內(nèi)存只在時(shí)鐘周期的上升沿傳輸指令、地址和數(shù)據(jù)，而DDRSDRAM內(nèi)存的數(shù)據(jù)線有特殊的電路，可以讓它在時(shí)鐘的上下沿都傳輸數(shù)據(jù)。DRDRAM（DirectRambusDRAM） DRDRAM的接口工作頻率為400MHz，由于它能在時(shí)鐘信號(hào)的上升沿和下降沿各傳輸一次數(shù)據(jù)，因此數(shù)據(jù)傳輸?shù)念l率實(shí)際上為800MHz，其峰值傳輸速率可以達(dá)到1.6GB/s5.3只讀存儲(chǔ)器ROM掩膜式只讀存儲(chǔ)器ROM由MOS管組成掩膜式只讀存儲(chǔ)器的結(jié)構(gòu)圖如圖5-10所示可編程只讀存儲(chǔ)器PROM

可編程只讀存儲(chǔ)器PROM工作原理是存儲(chǔ)陣列除了三極管之外，還有熔點(diǎn)較低的連線（熔斷絲）串接在每只存儲(chǔ)三極管的某一電極上，例如發(fā)射極，編程寫(xiě)入時(shí)，外加比工作電壓高的編程電壓，根據(jù)需要使某些存儲(chǔ)三極管通電，由于此時(shí)電流比正常工作電流大，于是熔斷絲熔斷開(kāi)路，一旦開(kāi)路之后就無(wú)法恢復(fù)連通狀態(tài)，所以只能編程一次?？刹脸删幊讨蛔x存儲(chǔ)器EPROM頂部開(kāi)有一個(gè)圓形的石英窗口，用于紫外線透過(guò)擦除原有信息使用專門(mén)的編程器（燒寫(xiě)器）進(jìn)行編程編程后，應(yīng)該貼上不透光封條未編程前，每個(gè)基本存儲(chǔ)單元都是信息1編程就是將某些單元寫(xiě)入信息0電擦除只讀存儲(chǔ)器EEPROM用加電方法，進(jìn)行在線（無(wú)需拔下，直接在電路中）擦寫(xiě)（擦除和編程一次完成）有字節(jié)擦寫(xiě)、塊擦寫(xiě)和整片擦寫(xiě)方法并行EEPROM：多位同時(shí)進(jìn)行串行EEPROM：只有一位數(shù)據(jù)線3.3偽操作命令閃爍存儲(chǔ)器（FlashMemory）閃爍存儲(chǔ)器也稱快速擦寫(xiě)存儲(chǔ)器，屬于EEPROM類型，又稱FlashROM，性能優(yōu)于普通EEPROM。內(nèi)部存儲(chǔ)信息在不加電的情況下保持10年左右可以用比較快的速度將信息擦除以后重寫(xiě)，反復(fù)擦寫(xiě)達(dá)幾十萬(wàn)次，可以實(shí)現(xiàn)分塊擦除和重寫(xiě)。閃爍存儲(chǔ)器（FlashMemory）5.4存儲(chǔ)器連接與擴(kuò)充存儲(chǔ)器芯片選擇類型選擇存儲(chǔ)器芯片與CPU的時(shí)序配合為了使CPU能與不同速度的存儲(chǔ)器相連接，一種常用的方法是使用“等待申請(qǐng)”信號(hào)。該方法是在CPU設(shè)計(jì)時(shí)設(shè)置一條“等待申請(qǐng)”輸入線。若與CPU連接的存儲(chǔ)器速度較慢，使CPU在規(guī)定的的讀/寫(xiě)周期內(nèi)不能完成讀/寫(xiě)操作，則在CPU執(zhí)行訪問(wèn)存儲(chǔ)器指令時(shí)，由等待信號(hào)發(fā)生器向CPU發(fā)出“等待申請(qǐng)”信號(hào)，使CPU在正常的讀/寫(xiě)周期之外再插入一個(gè)或幾個(gè)等待周期Tw，以便通過(guò)改變指令的時(shí)鐘周期數(shù)使系統(tǒng)速度變慢，從而達(dá)到與慢速存儲(chǔ)器匹配的目的存儲(chǔ)器容量擴(kuò)充位數(shù)擴(kuò)充2114（1）A9～A0I/O4～I(xiàn)/O1片選D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I(xiàn)/O1CECE存儲(chǔ)器容量擴(kuò)充單元數(shù)擴(kuò)充片選端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE譯碼器000000000100000000005.58088系統(tǒng)與存儲(chǔ)器的連接鎖存器：74LS373i8282/8283（雙向）緩沖器74LS245i8286/8287地址譯碼全譯碼法部分譯碼法線選法全譯碼法全譯碼法是指將地址總線中除片內(nèi)地址以外的全部高位地址接到譯碼器的輸入端參與譯碼。采用全譯碼法，每個(gè)存儲(chǔ)單元的地址都是唯一的，不存在地址重疊，但譯碼電路較復(fù)雜，連線也較多。全譯碼法可以提供對(duì)全部存儲(chǔ)空間的尋址能力。當(dāng)存儲(chǔ)器容量小于可尋址的存儲(chǔ)空間時(shí)，可從譯碼器輸出線中選出連續(xù)的幾根作為片選控制，多余的令其空閑，以便需要時(shí)擴(kuò)充全譯碼法A0～A10CSWED7～D0A0～A10CSWED7～D0A0～A10CSWED7～D0A0～A10CSWED7～D0A11～A15A0～A10IO/MWRD7～D05:32譯碼器CPU……3130106116②6116①6116③6116④23全譯碼法部分譯碼法部分譯碼法是將高位地址線中的一部分（而不是全部）進(jìn)行譯碼，產(chǎn)生片選信號(hào)。該方法常用于不需要全部地址空間的尋址能力，但采用線選法地址線又不夠用的情況。采用部分譯碼法時(shí)，由于未參加譯碼的高位地址與存儲(chǔ)器地址無(wú)關(guān)，因此存在地址重疊問(wèn)題。當(dāng)選用不同的高位地址線進(jìn)行部分譯碼時(shí)，其譯碼對(duì)應(yīng)的地址空間不同。6264內(nèi)部I/O三態(tài)門(mén)均處于高阻SDRAM（SynchronousBurstDRAM,同步突發(fā)內(nèi)存）tOR:OE*結(jié)束后地址應(yīng)保持的時(shí)間可以用比較快的速度將信息擦除以后重寫(xiě)，反復(fù)擦寫(xiě)達(dá)幾十萬(wàn)次，可以實(shí)現(xiàn)分塊擦除和重寫(xiě)。EDODRAM（ExtendedDataOutDRAM,擴(kuò)展數(shù)據(jù)輸出內(nèi)存）全譯碼法可以提供對(duì)全部存儲(chǔ)空間的尋址能力。6264內(nèi)部I/O三態(tài)門(mén)均處于高阻存儲(chǔ)器芯片與CPU的時(shí)序配合tACE:CE*有效到數(shù)據(jù)出現(xiàn)在外部數(shù)據(jù)線上的時(shí)間有效時(shí)，可以對(duì)該芯片進(jìn)行讀寫(xiě)操作該控制端對(duì)應(yīng)系統(tǒng)的寫(xiě)控制線TWC:寫(xiě)周期時(shí)間TDH:寫(xiě)信號(hào)結(jié)束之后寫(xiě)入數(shù)據(jù)應(yīng)保持的時(shí)間輸出OE*（或RD*）tRP:讀信號(hào)有效的時(shí)間部分譯碼法A0～A10CSWED7～D0A0～A10CSWED7～D0A0～A10CSWED7～D0A0～A10CSWED7～D0A14～A15A0～A10IO/MWRD7～D02:4譯碼器CPU106116②6116①6116③6116④23部分