數(shù)字電子技術(shù)（山東科技大學(xué)）知到智慧樹章節(jié)測試課后答案2024年秋山東科技大學(xué)

數(shù)字電子技術(shù)（山東科技大學(xué)）知到智慧樹章節(jié)測試課后答案2024年秋山東科技大學(xué)第一章單元測試

一位十六進(jìn)制數(shù)可以用（

）位二進(jìn)制數(shù)來表示。

A:1B:2C:3D:4

答案:4

十進(jìn)制數(shù)43可轉(zhuǎn)換為（

）8421BCD碼。

A:

01000011B:

1000011C:

010011D:

10011

答案:

01000011二進(jìn)制數(shù)+1011的反碼為（

）。

A:

01011B:

10100C:

00100D:

11011

答案:

01011

有符號(hào)二進(jìn)制數(shù)-89的補(bǔ)碼為（

）。

A:

10100111B:

11011001C:

00100111D:

01011001

答案:

10100111

與模擬電路相比，數(shù)字電路主要的優(yōu)點(diǎn)有（

）。

A:

通用性強(qiáng)B:

抗干擾能力強(qiáng)C:

容易設(shè)計(jì)D:

保密性好

答案:

通用性強(qiáng)；

抗干擾能力強(qiáng)；

保密性好

與八進(jìn)制數(shù)(47.3)8等值的數(shù)為（

）。

A:(27.6)16B:

(27.3)16C:(100111.011)2D:

(100111.11)2

答案:(27.6)16；(100111.011)2

以下代碼中為恒權(quán)碼的為（

）。

A:

8421BCD碼B:

5421BCD碼C:

余三碼D:

格雷碼

答案:

8421BCD碼；

5421BCD碼

與十進(jìn)制數(shù)（53.5）10等值的數(shù)或代碼為（

）。

A:

(110101.1)2B:

(01010011.0101)8421BCDC:

(65.4)8D:

(35.8)16

答案:

(110101.1)2；

(01010011.0101)8421BCD；

(65.4)8；

(35.8)16在一個(gè)8位的存儲(chǔ)單元中，能夠存儲(chǔ)的最大無符號(hào)整數(shù)是（

）。

A:（FF）16B:（256）10C:（127）10D:（255）10

答案:（FF）16；（255）10

矩形脈沖信號(hào)的參數(shù)有（

）。

A:

周期B:

占空比C:

脈寬D:

掃描期

答案:

周期；

占空比；

脈寬

常用的BCD碼有（

）。

A:

余三碼B:

8421碼C:

奇偶校驗(yàn)碼D:

格雷碼

答案:

余三碼；

8421碼

以下幾種編碼中，可靠性編碼是（

）。

A:

5421碼B:

奇偶校驗(yàn)碼C:

格雷碼D:

8421碼

答案:

奇偶校驗(yàn)碼；

格雷碼

第二章單元測試

利用約束項(xiàng)化簡邏輯函數(shù)時(shí)，約束項(xiàng)應(yīng)看成(

)。

A:

無所謂B:1C:2D:

能使圈組大的看成1，其它看成0

答案:

能使圈組大的看成1，其它看成0

下面的卡諾圖化簡，應(yīng)畫（

）個(gè)包圍圈。

A:

4B:

3C:

5D:

2

答案:

4

已知兩輸入邏輯變量AB和輸出結(jié)果Y的真值表如下表，則AB的邏輯關(guān)系為（

）。

ABY000011101110

A:

與非B:

或非C:

同或D:

異或

答案:

異或

利用卡諾圖化簡邏輯函數(shù)時(shí),8個(gè)相鄰的最小項(xiàng)可消去（

）個(gè)變量。

A:

2B:

1C:

3D:

4

答案:

3

在函數(shù)L（A，B，C，D）=AB+CD的真值表中，L=1的狀態(tài)有（

）。

A:

6B:

7C:

2D:

4

答案:

7在同一邏輯函數(shù)式中，下標(biāo)號(hào)相同的最小項(xiàng)和最大項(xiàng)是（

）關(guān)系。

A:

相等B:

相加等于0C:

沒有關(guān)系D:

互補(bǔ)

答案:

互補(bǔ)F=ABCD'+ABD+BCD'+ABC+BD+BC'

化簡為最簡與或式（

）。

A:

A'+B'+C'+DB:

ACDC:ACD+BCD

D:

B

答案:

B

邏輯變量的取值１和０可以表示（

）。

A:

開關(guān)的閉合、斷開B:

電位的高、低C:

真與假D:

電流的有、無

答案:

開關(guān)的閉合、斷開；

電位的高、低；

真與假；

電流的有、無

邏輯函數(shù)的表示方法中具有唯一性的是（

）。

A:

邏輯圖B:

真值表C:

卡諾圖D:

表達(dá)式

答案:

真值表；

卡諾圖

F=AB'+BD+CDE+A'D=

A:

(A+D)(B'+D)B:(A+B')D

C:

AB'+DD:

(A+D)(B+D')

答案:

(A+D)(B'+D)；

AB'+D

求一個(gè)邏輯函數(shù)F的對(duì)偶式，可將F中的(

)。

A:變量不變

B:常數(shù)中“0”換成“1”，“1”換成“0”

C:

原變量換成反變量，反變量換成原變量D:“·”換成“+”，“+”換成“·”

答案:變量不變

；常數(shù)中“0”換成“1”，“1”換成“0”

；“·”換成“+”，“+”換成“·”

在何種輸入情況下（

），“或非”運(yùn)算的結(jié)果是邏輯0。

A:任一輸入為0，其他輸入為1

B:全部輸入是1

C:任一輸入為1

D:全部輸入是0

答案:任一輸入為0，其他輸入為1

；全部輸入是1

；任一輸入為1

8421BCD碼是二--十進(jìn)制碼。

A:對(duì)B:錯(cuò)

答案:對(duì)

與邏輯是至少一個(gè)條件具備事件就發(fā)生的邏輯。

A:錯(cuò)B:對(duì)

答案:錯(cuò)

L等于A和B的異或，其表達(dá)式是L=A+B

A:錯(cuò)B:對(duì)

答案:錯(cuò)

“同或”邏輯功能是兩個(gè)輸入變量A、B相同時(shí)，輸出為1；A、B不同時(shí)，輸出為0。

A:對(duì)B:錯(cuò)

答案:對(duì)

已知邏輯函數(shù)A+B=A+C，AB=AC，則B=C

A:錯(cuò)B:對(duì)

答案:對(duì)

對(duì)邏輯函數(shù)Y=A+B+C+B利用代入規(guī)則，令A(yù)=BC代入，得Y=BC+B+C+B=C+B成立。

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第三章單元測試

邏輯表達(dá)式Y(jié)=AB可以用（

）直接實(shí)現(xiàn)。

A:與門B:或門C:非門

答案:與門OC門在使用時(shí)須在(

)之間接一電阻。

A:輸出與地B:輸出與電源C:輸出與輸入

答案:輸出與電源能實(shí)現(xiàn)總線連接方式的門為（

）。

A:TTL或非門B:TTL三態(tài)門C:TTL與非門D:OC門

答案:TTL三態(tài)門CMOS邏輯電路是以(

)為基礎(chǔ)的集成電路。

A:三極管B:NMOS管和PMOS管C:PMOS管D:NMOS管

答案:NMOS管和PMOS管TTL電路是(

)的集成電路。

A:以二極管為基礎(chǔ)B:以晶閘管為基礎(chǔ)C:以場效應(yīng)管為基礎(chǔ)D:以晶體三極管為基礎(chǔ)

答案:以晶體三極管為基礎(chǔ)

對(duì)于TTL與非門，其閑置輸入端的處理，可以（

）。

A:與有用輸入端并聯(lián)B:通過電阻3kΩ接電源C:接電源D:接地

答案:與有用輸入端并聯(lián)；通過電阻3kΩ接電源；接電源以下電路中可以實(shí)現(xiàn)“線與”功能的有（

）。

A:漏極開路門B:三態(tài)輸出門C:與非門D:集電極開路門

答案:漏極開路門；集電極開路門三極管作為開關(guān)使用時(shí)，要提高開關(guān)速度，可（

）。

A:增加飽和深度B:采用抗飽和三極管C:降低飽和深度D:采用有源泄放回路

答案:采用抗飽和三極管；降低飽和深度；采用有源泄放回路CMOS數(shù)字集成電路與TTL數(shù)字集成電路相比突出的優(yōu)點(diǎn)是（）。

A:微功耗B:高抗干擾能力C:電源范圍寬D:高速度

答案:微功耗；高抗干擾能力；電源范圍寬基本型的TTL門電路輸出端不允許相互并聯(lián)，否則將損壞器件。

A:錯(cuò)B:對(duì)

答案:對(duì)或非門的多余輸入端不能接高電平。

A:對(duì)B:錯(cuò)

答案:對(duì)一般TTL門電路的輸出端可以直接相連，實(shí)現(xiàn)線與。

A:錯(cuò)B:對(duì)

答案:錯(cuò)CMOS"OD門"的輸出端可連接在一起實(shí)現(xiàn)“線與”。

A:錯(cuò)B:對(duì)

答案:對(duì)對(duì)于TTL與非門，只要有一個(gè)輸入為低電平，輸出即為高電平，所以對(duì)與非門多余輸入端的處理不能接低電平。

A:對(duì)B:錯(cuò)

答案:對(duì)普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會(huì)損壞器件。

A:對(duì)B:錯(cuò)

答案:對(duì)CMOS電路比TTL電路功耗大。

A:對(duì)B:錯(cuò)

答案:錯(cuò)TTL與非門輸入端接+5V時(shí)，邏輯上屬于輸入“1”。

A:錯(cuò)B:對(duì)

答案:對(duì)CMOS門電路可以把輸出端并聯(lián)使用以實(shí)現(xiàn)“線與”邏輯。

A:錯(cuò)B:對(duì)

答案:錯(cuò)CMOS或非門與TTL或非門的邏輯功能完全相同。

A:錯(cuò)B:對(duì)

答案:對(duì)

第四章單元測試

一個(gè)譯碼器若有100個(gè)譯碼輸出端，則譯碼輸入端有（

）個(gè)。

A:5

B:7C:8D:6

答案:7當(dāng)編碼器

74HC148

的輸入端

I1’

、

I5’

、

I6’

、

I7’

為低電平，其余輸入端為高電平時(shí)，則輸出的編碼信號(hào)為（

）。

A:000B:111C:001D:110

答案:000在下列選項(xiàng)中，不是組合電路的有（

）。

A:編碼器B:數(shù)值比較器C:計(jì)數(shù)器D:譯碼器

答案:計(jì)數(shù)器一個(gè)八選一的數(shù)據(jù)選擇器，（

）數(shù)據(jù)輸入端。

A:有8個(gè)B:有1個(gè)C:有2個(gè)D:有3個(gè)

答案:有8個(gè)消除組合邏輯電路“競爭-冒險(xiǎn)”的方法有（

）。

A:引入選通脈沖B:在輸出端接入濾波電容C:修改邏輯設(shè)計(jì)D:后級(jí)加緩沖電路

答案:引入選通脈沖；在輸出端接入濾波電容；修改邏輯設(shè)計(jì)共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動(dòng)。

A:對(duì)B:錯(cuò)

答案:對(duì)優(yōu)先編碼器的編碼信號(hào)是相互排斥的，不允許多個(gè)編碼信號(hào)同時(shí)有效。

A:錯(cuò)B:對(duì)

答案:錯(cuò)用4選1數(shù)據(jù)選擇器不能實(shí)現(xiàn)3變量的邏輯函數(shù)。

A:錯(cuò)B:對(duì)

答案:錯(cuò)選出與下面所示邏輯電路圖對(duì)應(yīng)的邏輯關(guān)系式為（

）。

A:Y=AC+BDB:Y=A+B+CC:Y=ABCD:

答案:Y=AC+BD雙四選一數(shù)據(jù)選擇器構(gòu)成的組合邏輯電路，輸入變量為A、B、C，輸出邏輯函數(shù)為F1

、F2，其功能為（

）。

A:F1

=∑m(1,2,4,7)，F(xiàn)2=∑m（1,3,6,7），全減器B:F1

=∑m(1,2,4,7)，F(xiàn)2=∑m(4,5,6,7)，

全加器C:F1

=∑m(1,2,3,7)，F(xiàn)2=∑m（3,5,6,7），全減器D:F1

=∑m(1,2,4,7)，F(xiàn)2=∑m(3,5,6,7)，

全加器

答案:F1

=∑m(1,2,4,7)，F(xiàn)2=∑m(3,5,6,7)，

全加器已知有一個(gè)3輸入端的門電路，若輸入信號(hào)A、B、C的波形如圖

(a)所示，輸出信號(hào)Y的波形如圖(b)所示，則該門電路執(zhí)行的是（

）邏輯操作。

A:或非B:或C:與非D:與

答案:與非在圖中，選出與下列邏輯式順序?qū)?yīng)的邏輯圖是（

）。

Y1=(A+B)C

Y2=AB+BC

Y3=(A+B)(A+C)

Y4=A+BC

Y5=A(B+C)+BC

A:(b),(c),(a),(e),(d)B:(c),(b),(d),(a),(e)C:(a),(e),(d),(c),(b)D:(c),(b),(a),(e),(d)

答案:(c),(b),(a),(e),(d)指出下圖用“與非門”組成電路的邏輯關(guān)系是（

）。

A:“或非”關(guān)系B:“同或”關(guān)系C:“異或”關(guān)系D:“與非”關(guān)系

答案:“異或”關(guān)系A(chǔ)、B為邏輯門的2個(gè)端入端，Y為輸出。A、B和Y的波形如下圖所示，則該門實(shí)現(xiàn)的是（

）。

A:“或”邏輯功能B:“或非”邏輯功能C:“與”邏輯功能D:“與非”邏輯功能

答案:“與”邏輯功能選出與下圖對(duì)應(yīng)的邏輯式（

）。

A:B:C:D:

答案:設(shè)計(jì)一個(gè)裁判表決電路。裁判組由三人組成，分別為：主裁判A，副裁判B和副裁判C。判定比賽的規(guī)則如下：只有當(dāng)兩個(gè)或兩個(gè)以上裁判支持，并且其中有一個(gè)是主裁判時(shí)，比賽結(jié)果的裁決才有效。令A(yù)、B、C為1表示支持，為0表示反對(duì)。裁決結(jié)果Y為1表示有效，Y為0表示無效。下列表達(dá)式中能實(shí)現(xiàn)改電路功能的是（

）。

A:Y=A+BCB:Y=A+B+cC:Y=ABCD:Y=AB+AC

答案:Y=AB+AC

組合邏輯電路中的競爭-冒險(xiǎn)是由于（

）引起的。

A:最大項(xiàng)B:觸發(fā)器的延時(shí)

C:門電路的傳輸延遲D:最小項(xiàng)

答案:門電路的傳輸延遲能實(shí)現(xiàn)兩個(gè)1位二進(jìn)數(shù)和來自低位的進(jìn)位相加的電路叫全加器。

A:錯(cuò)B:對(duì)

答案:對(duì)串行進(jìn)位加法器的缺點(diǎn)是運(yùn)算速度慢，優(yōu)點(diǎn)是電路結(jié)構(gòu)簡單。超前進(jìn)位加法器的優(yōu)點(diǎn)是運(yùn)算速度快，缺點(diǎn)是電路結(jié)構(gòu)復(fù)雜。

A:對(duì)B:錯(cuò)

答案:對(duì)組合邏輯電路由邏輯門和觸發(fā)器構(gòu)成。

A:錯(cuò)B:對(duì)

答案:錯(cuò)

第五章單元測試

觸發(fā)器是一種（

）。

A:無穩(wěn)態(tài)電路B:三穩(wěn)態(tài)電路C:雙穩(wěn)態(tài)電路D:單穩(wěn)態(tài)電路

答案:雙穩(wěn)態(tài)電路當(dāng)與非門構(gòu)成的基本SR鎖存器處于置0狀態(tài)時(shí)，其輸入信號(hào)S、R取值應(yīng)為（?????）。

A:01B:00C:10D:11

答案:01使觸發(fā)器的狀態(tài)變化分兩步完成的觸發(fā)方式是（

）。

A:維持阻塞觸發(fā)方式B:電平觸發(fā)方式C:脈沖觸發(fā)方式D:邊沿觸發(fā)方式

答案:脈沖觸發(fā)方式下列哪一種觸發(fā)器容易產(chǎn)生“直通”問題？（

）

A:同步SR觸發(fā)器B:主從JK觸發(fā)器C:邊沿D觸發(fā)器D:主從SR觸發(fā)器

答案:同步SR觸發(fā)器JK觸發(fā)器處于翻轉(zhuǎn)狀態(tài)時(shí)，輸入信號(hào)的條件是（

）。

A:J=1，K=1B:J=1，K=0

C:J=0，K=0D:J=0，K=1

答案:J=1，K=1對(duì)于D觸發(fā)器，若CP脈沖到來前所加的激勵(lì)信號(hào)D＝１，可以使觸發(fā)器的狀態(tài)（

?）。

A:置1

B:翻轉(zhuǎn)C:置0D:不變

答案:置1

對(duì)于T觸發(fā)器，當(dāng)T=(???????)時(shí)，觸發(fā)器處于保持狀態(tài)。

A:0、1均可B:1C:0D:其余選項(xiàng)都不正確

答案:0某存儲(chǔ)器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲(chǔ)器的容量為（

）。

A:8K×8

B:256×256C:256×8

D:8×3

答案:256×8

尋址容量為16K×8的RAM需要（

）根地址線。

A:16B:14C:8D:4

答案:14能夠存儲(chǔ)二值信息的器件有（

）。

A:隨機(jī)存儲(chǔ)器B:只讀存儲(chǔ)器C:寄存器D:觸發(fā)器

答案:隨機(jī)存儲(chǔ)器；只讀存儲(chǔ)器；寄存器；觸發(fā)器JK觸發(fā)器（

）。

A:具有“置1”功能B:具有“翻轉(zhuǎn)”功能C:具有“保持”功能D:具有“置0”功能

答案:具有“置1”功能；具有“翻轉(zhuǎn)”功能；具有“保持”功能；具有“置0”功能下列觸發(fā)器中，沒有約束條件的是（

）。

A:SR觸發(fā)器B:D觸發(fā)器C:JK觸發(fā)器D:T觸發(fā)器

答案:D觸發(fā)器；JK觸發(fā)器；T觸發(fā)器JK觸發(fā)器初始狀態(tài)Q=1，欲使JK觸發(fā)器次態(tài)按Q*=1工作，可使JK觸發(fā)器的輸入端（

）。

A:J=K=0

B:J=0，K=1C:J=K=1

D:J=1，K=0

答案:J=K=0

；J=1，K=0

觸發(fā)器的輸出包含兩個(gè)暫穩(wěn)態(tài)。

A:對(duì)B:錯(cuò)

答案:錯(cuò)主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

第六章單元測試

一般情況下，時(shí)序邏輯電路在結(jié)構(gòu)上包含（

）。

A:組合邏輯電路和存儲(chǔ)電路

B:組合邏輯電路C:觸發(fā)器D:存儲(chǔ)電路

答案:組合邏輯電路和存儲(chǔ)電路

Mealy型時(shí)序邏輯電路的輸出是（

）。

A:與輸入和電路當(dāng)前狀態(tài)均無關(guān)B:只與電路當(dāng)前狀態(tài)有關(guān)

C:與輸入和電路當(dāng)前狀態(tài)均有關(guān)

D:只與輸入有關(guān)

答案:與輸入和電路當(dāng)前狀態(tài)均有關(guān)

一個(gè)4位串行數(shù)據(jù)輸入的移位寄存器，時(shí)鐘脈沖頻率為1kHz，完成轉(zhuǎn)換4位并行數(shù)據(jù)輸出的時(shí)間為（

）。

A:4ms

B:8ms

C:8μs

D:4μs

答案:4ms

要構(gòu)成七進(jìn)制計(jì)數(shù)器，（

）。

A:至少需要2個(gè)觸發(fā)器B:至少需要5個(gè)觸發(fā)器C:至少需要3個(gè)觸發(fā)器D:至少需要7個(gè)觸發(fā)器

答案:至少需要3個(gè)觸發(fā)器N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長度（進(jìn)制數(shù)）為（

）的計(jì)數(shù)器。

A:N-1B:2NC:ND:N+1

答案:2N一個(gè)5位的二進(jìn)制加計(jì)數(shù)器，由00000狀態(tài)開始，經(jīng)過75個(gè)時(shí)鐘脈沖后，此計(jì)數(shù)器的狀態(tài)為（

）。

A:01011B:01100C:01010D:00111

答案:01011n位扭環(huán)形計(jì)數(shù)器中，無效狀態(tài)的個(gè)數(shù)為（

）。

A:2n-1B:2n-2nC:

2nD:2n-n

答案:2n-2n把一個(gè)五進(jìn)制計(jì)數(shù)器與一個(gè)四進(jìn)制計(jì)數(shù)器串聯(lián)可得到（

）進(jìn)制計(jì)數(shù)器。

A:20B:9C:4

D:5

答案:204位移位寄存器，現(xiàn)態(tài)Q0Q1Q2Q3為1100，經(jīng)左移1位后其次態(tài)為（

）。

A:0011或1111B:1000或1001

C:0011或1011D:1011或1110

答案:1000或1001

欲設(shè)計(jì)0，1，2，3，4，5，6，7這幾個(gè)數(shù)的計(jì)數(shù)器，如果設(shè)計(jì)合理，采用同步二進(jìn)制計(jì)數(shù)器，最少應(yīng)使用（

）級(jí)觸發(fā)器。

A:2B:5C:4D:3

答案:3五個(gè)D觸發(fā)器構(gòu)成環(huán)形計(jì)數(shù)器，其計(jì)數(shù)長度為（

）。

A:10B:5C:32D:25

答案:5移位寄存器的邏輯功能包括（

）。

A:寄存數(shù)碼

B:移位

C:計(jì)數(shù)D:數(shù)據(jù)轉(zhuǎn)換

答案:寄存數(shù)碼

；移位

；計(jì)數(shù)；數(shù)據(jù)轉(zhuǎn)換下面幾項(xiàng)屬于時(shí)序邏輯電路的是（

）。

A:數(shù)碼寄存器

B:計(jì)數(shù)器C:序列脈沖發(fā)生器D:移位寄存器

答案:數(shù)碼寄存器

；計(jì)數(shù)器；序列脈沖發(fā)生器；移位寄存器由兩片74LS161芯片構(gòu)成29進(jìn)制加法計(jì)數(shù)器，兩片計(jì)數(shù)器芯片的連接方式有（

）。

A:同步預(yù)置數(shù)B:反饋C:并行進(jìn)位D:串行進(jìn)位

答案:并行進(jìn)位；串行進(jìn)位

同步二進(jìn)制計(jì)數(shù)器的電路比異步二進(jìn)制計(jì)數(shù)器復(fù)雜，所以實(shí)際應(yīng)用中較少使用同步二進(jìn)制計(jì)數(shù)器。

A:錯(cuò)B:對(duì)

答案:錯(cuò)環(huán)形計(jì)數(shù)器如果不作自啟動(dòng)修改，則總有孤立狀態(tài)存在。

A:對(duì)B:錯(cuò)

答案:對(duì)環(huán)形計(jì)數(shù)器在每個(gè)時(shí)鐘脈沖CP作用時(shí)，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第七章單元測試

只有暫穩(wěn)態(tài)的電路是（

）。

A:施密特觸發(fā)器B:定時(shí)器C:單穩(wěn)態(tài)電路D:多諧振蕩器

答案:多諧振蕩器單穩(wěn)態(tài)觸發(fā)器有（

）。

A:定時(shí)、延時(shí)和整形功能B:定時(shí)和延時(shí)功能C:整形功能D:計(jì)數(shù)功能

答案:定時(shí)、延時(shí)和整形功能一個(gè)由555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器的正脈沖寬度為（

）。

A:1.4RCB:1.1RCC:RCD:0.7RC

答案:1.1RC石英晶體多諧振蕩器的最突的出優(yōu)點(diǎn)是（

）。

A:電路簡單B:振蕩頻率穩(wěn)定C:速度高D:輸出波形邊沿陡峭

答案:振蕩頻率穩(wěn)定用555定時(shí)器組成施密特觸發(fā)器，當(dāng)輸入控制端CO外接10V電壓時(shí)，回差電壓為（

）。

A:10VB:3.33VC:6.66VD:5V

答案:5V以下各電路中，可以產(chǎn)生脈沖用于定時(shí)的是（

）。

A:單穩(wěn)態(tài)觸發(fā)器B:施密特觸發(fā)器

C:石英晶體多諧振蕩器D:多諧振蕩器

答案:單穩(wěn)態(tài)觸發(fā)器555定時(shí)器的2腳、6腳接在一起構(gòu)成（

）。

A:施密特觸發(fā)器B:基本RC觸發(fā)器

C:多諧振蕩器D:單穩(wěn)態(tài)觸發(fā)器

答案:施密特觸發(fā)器555定時(shí)器的TH端、TR端的電平分別小于2VDD/3和VDD/3時(shí)定時(shí)器的輸出狀態(tài)是（

）。

A:1B:0C:不確定D:原狀態(tài)

答案:1單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)維持時(shí)間用tW表示，與電路中RC成正比。

A:錯(cuò)B:對(duì)

答案:對(duì)施密特觸發(fā)器可用于將三角波變換成正弦波。

A:錯(cuò)B:對(duì)

答案:錯(cuò)施密特觸發(fā)器的正向閾值電壓VT+一定大于負(fù)向閾值電壓VT-。

A:錯(cuò)B:對(duì)

答案:對(duì)單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)時(shí)間與輸入觸發(fā)脈沖寬度成正比。

A:對(duì)B:錯(cuò)

答案:錯(cuò)多諧振蕩器的輸出信號(hào)的周期與阻容元件的參數(shù)成正比。

A:對(duì)B:錯(cuò)

答案:對(duì)脈沖整形電路有（

）。

A:多諧振蕩器B:施密特觸發(fā)器C:555定時(shí)器D:單穩(wěn)態(tài)觸發(fā)器

答案:施密特觸發(fā)器；單穩(wěn)態(tài)觸發(fā)器

第八章單元測試

D/A轉(zhuǎn)換器產(chǎn)生轉(zhuǎn)換誤差的原因有（

）。

A:電阻網(wǎng)絡(luò)中電阻阻值的偏差B:運(yùn)算放大器的零點(diǎn)漂移C:模擬開關(guān)導(dǎo)通內(nèi)阻和導(dǎo)通壓降的差異D:參考電壓的波動(dòng)

答案:電阻網(wǎng)絡(luò)中電阻阻值的偏差；運(yùn)算放大器的零點(diǎn)漂移；模擬開關(guān)導(dǎo)通內(nèi)阻和導(dǎo)通壓降的差異；參考電壓的波動(dòng)一個(gè)無符號(hào)10位數(shù)字輸入的DAC，其輸出電平的級(jí)數(shù)為（

）。

A:2的10次方B:10C:4D:1024

答案:2的10次方；1024在相同的基準(zhǔn)電壓下，D/A轉(zhuǎn)換器的位數(shù)越多，能夠分辨的最小輸出電壓變化量就越小。

A:對(duì)B:錯(cuò)

答案:對(duì)權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的電路簡單且便于集成工藝制造，因此被廣泛使用。

A:對(duì)B:錯(cuò)

答案:錯(cuò)D/A轉(zhuǎn)換器的最大輸出電壓的絕對(duì)值可達(dá)到基準(zhǔn)電壓VREF。

A:錯(cuò)B:對(duì)

答案:錯(cuò)D/A轉(zhuǎn)換器的位數(shù)越多，轉(zhuǎn)換精度越高。

A:錯(cuò)B:對(duì)

答案:對(duì)為使采樣輸出信號(hào)不失真地代表輸入模擬信號(hào)，采樣頻率fs和輸入模擬信號(hào)的最高頻率fim的關(guān)系是fs（

）fim。

A:≤B:≥2C:≥D:≤2

答案:≥2在位數(shù)不同的D/A轉(zhuǎn)換器中，分辨率最高的是（

）。

A:10位B:4位C:8位D:12位

答案:12位A/D轉(zhuǎn)換的一般步驟包括（

）、（

）、（

）和（

）。

A:采樣，保持，量化，編碼

B:采樣，保持，量化，譯碼C:采樣，量化，保持，編碼D:采樣，數(shù)字化，保持，編碼

答案:采樣，保持，量化，編碼

8位D/A轉(zhuǎn)換器當(dāng)輸入數(shù)字量只有最高位為高電平時(shí)輸出電壓為5V，若只有最低位為高電平，則輸出電壓為（

）。若輸入為10001000，則輸出電壓為（

）。

A:40mV，

5.32VB:20mV，

5.32VC:80mV，

2.66VD:40mV，

2.66V

答案:40mV，

5.32V將幅值上、時(shí)間上離散的階梯電平統(tǒng)一歸并到最鄰近的指定電平的過程稱為（

）。

A:量化B:保持C:編碼D:采樣

答案:量化10位倒T型電阻網(wǎng)絡(luò)DAC的電阻網(wǎng)絡(luò)中，電阻取值有（

）種。

A:4B:2C:1D:10

答案:28位逐次逼近型A/D轉(zhuǎn)換器，如所加時(shí)鐘頻率為200kHZ，則完成1次轉(zhuǎn)換需要的時(shí)間為（

）。

A:60μsB:80μsC:70μsD:50μs

答案:50μs下列A/D轉(zhuǎn)換器速度最慢的是（

）。

A:逐次逼近型A/D轉(zhuǎn)換器B:并行比較型A/D轉(zhuǎn)換器C:雙積分型A/D轉(zhuǎn)換器

答案:雙積分型A/D轉(zhuǎn)換器

第九章單元測試

可編程邏輯器件PLD的基本結(jié)構(gòu)形式是？

A:或--或式B:與--或式C:或--與式D:與--與式

答案:與--或式可以多次編程的器件是？

A:GALB:PLAC:PALD:PROM

答案:GALVHDL語言程序結(jié)構(gòu)中必不可少的部分是?

A:庫B:配置C:實(shí)體和結(jié)構(gòu)體D:程序包

答案:實(shí)體和結(jié)構(gòu)體下面哪種VHDL庫使用時(shí)不需聲明？

A:ASIC庫B:WORK庫C:IEEE庫D:STD庫

答案:WORK庫VHDL語言端口模式中不允許內(nèi)部引用該端口信號(hào)的是？

A:OUTB:INC:BUFFERD:INOUT

答案:OUT能反饋輸出信號(hào)至內(nèi)部的端口模式是?

A:INOUTB:OUTC:BUFFERD:IN

答案:BUFFERQ0為輸出信號(hào)，但內(nèi)部設(shè)計(jì)會(huì)用到其反饋信號(hào)，其正確的端口說明是?

A:Q0:INBITB:Q0:OUTBITC:Q0:INOUTBITD:Q0:BUFFERBIT

答案:Q0:BUFFERBITSTD_LOGIC_1164程序包的正確聲明方法是?

A:USEIEEE.STD_LOGIC_1164.ALLB:USESTD_LOGIC_1164C:USED:USEIEEE.STD_LOGIC_1164

答案:USEIEEE.STD_LOGIC_1164.ALLTYPEweekIS（sun，mon，tue，wed，thr，fri，sat）；week的數(shù)據(jù)類型是?

A:字符B:枚舉C:BITD:STD_LOGIC

答案:枚舉VHDL語言優(yōu)先級(jí)最高的運(yùn)算符是?

A:XORB:ANDC:ORD:NOT

答案:NOT變量不能使用的程序結(jié)構(gòu)部分是？

A:過程B:函數(shù)C:結(jié)構(gòu)體D:進(jìn)程

答案:結(jié)構(gòu)體能在進(jìn)程之間傳遞信息的數(shù)據(jù)對(duì)象是？

A:變量B:信號(hào)C:文件D:常量

答案:信號(hào)signala:bit;signalb:bit_vector(1downto0);下面正確的表達(dá)式是？

A:a<=b(0)B:a<=b

C:b<=aD:a:=b(0)

答案:a<=b(0)a的初值為0；執(zhí)行語句a<=a+1;a<=a+1;a<=a+1;后，a的值為？

A:2B:0C:3D:1

答案:1布爾表達(dá)式Y(jié)=AB+C的正確表達(dá)式是？

A:Y<=AANDB+CB:Y<=AANDBORCC:Y<=AAND(BORC)D:Y<=AC+C

答案:Y<=AANDBORC有優(yōu)先級(jí)關(guān)系的語句是？

A:元件例化語句B:條件賦值語句C:選擇賦值語句D:簡單賦值語句

答案:條件賦值語句在下面程序結(jié)構(gòu)______中執(zhí)行的語句是并行語句？

A:函數(shù)B:結(jié)構(gòu)體C:進(jìn)程

D:過程

答案:結(jié)構(gòu)體以下

語句不是順序局。

A:loopB:componentC:ifD:case

答案:component常量的正確表達(dá)格式是？

A:CONSTANTVcc:REAL:=5.0B:CONSTANTVccREAL=5.0C:CONSTANTVcc:REAL=5.0D:CONSTANTVcc:=5.0

答案:CONSTANTVcc:REAL:=5.0signala,b:bit;signaly:bit_vector(1downto0);下面正確的表達(dá)式是？

A:y<=bB:y<=b