EDA應用技術 第2版 課件 01-四路搶答器設計方案課件

項目3四路搶答器設計制作方案基于FPGA的最小系統(tǒng)板，用VHDL程序設計制作四路搶答器。通過四路搶答器電路設計，理解VHDL程序的結構及語言要素，熟悉VHDL程序的數(shù)據(jù)對象、數(shù)據(jù)類型及基本運算符。教學目標項目3四路搶答器設計制作方案技能目標知識目標素質目標(1)能使用QuartusPrime軟件，應用文本輸入法設計數(shù)字電路。(2)能將數(shù)字電路轉化為硬件語言描述文件。(3)能用按鍵開關、數(shù)碼管、蜂鳴器設計數(shù)字電路的輸入與輸出部分。(4)能進行VHDL程序與FPGA的在線聯(lián)合調試。(5)會設置信號數(shù)據(jù)對象的主要屬性。(6)能自定義數(shù)據(jù)類型。(1)了解常用硬件描述語言類型。(2)熟悉VHDL程序的基本格式和規(guī)范。(3)熟悉VHDL程序的數(shù)據(jù)對象。(4)知道信號數(shù)據(jù)對象的主要屬性。(5)熟悉VHDL程序的數(shù)據(jù)類型。(6)熟悉VHDL程序的基本運算符。(1)訓練程序語言編寫規(guī)范。(2)培養(yǎng)遵守電子設計的規(guī)范流程。(3)培養(yǎng)勤于動手、樂于實踐的習慣。任務描述項目3四路搶答器設計制作方案

四路搶答器功能要求：主持人控制開關可控制搶答起始時刻；四位參賽者的搶答按鍵按下時，搶答器能準確的判斷出搶答者，用LED燈指示或數(shù)碼管顯示；搶答器應具有互鎖功能，當某位參賽者完成搶答后，其他各位參賽者搶答鍵無效。四路搶答器設計要求：在QuartusPrime20.1軟件平臺，基于VHDL程序設計四路搶答器控制器；通過ModelSim-Altera2020.1仿真軟件仿真檢查設計結果；選用FPGA-EP4CE6E22C8最小系統(tǒng)板，按鈕開關、LED燈、數(shù)碼管等元件進行硬件測試。設計方案項目3四路搶答器設計制作方案

搶答信號通過輸入電路輸入四路搶答控制器，經(jīng)控制器鎖存對應的搶答者信息并輸出顯示信號與提示信號，通過輸出電路顯示搶答信息與提示信息。四路搶答控制器的邏輯電路包括判斷、鎖存、譯碼等邏輯電路。四路搶答控制器根據(jù)輸出的復雜程度可設計為：用發(fā)光二極管指示搶答成功與否、用數(shù)碼管顯示搶答成功者的編號、用數(shù)碼管顯示搶答成功者編號的同時發(fā)出提示聲音等等。本項目設計的四路搶答器用數(shù)碼管顯示搶答成功者的編號。1.搶答信號輸入電路設計項目3四路搶答器設計制作方案

用按鈕開關控制搶答信號的輸入，當按鈕開關閉合時，向FPGA輸入高電平，指示發(fā)光二極管發(fā)光；當按鈕開關斷開時，向FPGA輸入低電平，指示二極管不發(fā)光。4個搶答輸入電路的原理圖，如圖3.1所示。圖3.1搶答信號輸入電路原理圖2.主持人控制信號輸入電路設計項目3四路搶答器設計制作方案用自鎖開關控制什么時候開始搶答。當開關閉合時，向FPGA輸入高電平，指示發(fā)光二極管發(fā)光，四路搶答器處于搶答狀態(tài)；當開關斷開時，向FPGA輸入低電平，指示二極管不發(fā)光，四路搶答器處于搶答準備狀態(tài)。主持人控制信號輸入電路的原理圖，如圖3.2所示。圖3.2主持人控制輸入電路原理圖3.輸出電路設計項目3四路搶答器設計制作方案（1）用發(fā)光二極管顯示搶答成功與否的輸出電路原理圖，如圖3.3所示圖3.3發(fā)光二極管顯示輸出電路原理圖項目3四路搶答器設計制作方案（2）用數(shù)碼管顯示搶答成功者編號的輸出電路原理圖，如圖3.4所示。圖3.4數(shù)碼管顯示輸出電路原理圖項目3四路搶答器設計制作方案（3）用數(shù)碼管顯示搶答