湖北商貿(mào)學(xué)院《數(shù)字邏輯》2021-2022學(xué)年第一學(xué)期期末試卷

學(xué)校________________班級(jí)____________姓名____________考場(chǎng)____________準(zhǔn)考證號(hào)學(xué)校________________班級(jí)____________姓名____________考場(chǎng)____________準(zhǔn)考證號(hào)…………密…………封…………線…………內(nèi)…………不…………要…………答…………題…………第1頁(yè)，共3頁(yè)湖北商貿(mào)學(xué)院《數(shù)字邏輯》

2021-2022學(xué)年第一學(xué)期期末試卷題號(hào)一二三四總分得分一、單選題（本大題共20個(gè)小題，每小題2分，共40分．在每小題給出的四個(gè)選項(xiàng)中，只有一項(xiàng)是符合題目要求的．）1、數(shù)字邏輯中的加法器可以分為串行加法器和并行加法器。串行加法器和并行加法器的主要區(qū)別是什么？（）A.串行加法器逐位進(jìn)行加法運(yùn)算，并行加法器同時(shí)對(duì)多位進(jìn)行加法運(yùn)算B.串行加法器的運(yùn)算速度快，并行加法器的運(yùn)算速度慢C.不確定D.串行加法器和并行加法器沒(méi)有區(qū)別2、在數(shù)字電路中，競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象可能會(huì)導(dǎo)致電路輸出出現(xiàn)錯(cuò)誤。以下關(guān)于競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生原因的描述中，不正確的是（）A.信號(hào)傳輸延遲B.邏輯門的傳輸時(shí)間不一致C.輸入信號(hào)的變化同時(shí)到達(dá)邏輯門D.電路的設(shè)計(jì)不合理3、在數(shù)字邏輯中，數(shù)制轉(zhuǎn)換是基本的操作。假設(shè)我們正在進(jìn)行不同數(shù)制之間的轉(zhuǎn)換。以下關(guān)于數(shù)制轉(zhuǎn)換的描述，哪一項(xiàng)是不準(zhǔn)確的？（）A.二進(jìn)制轉(zhuǎn)換為十進(jìn)制可以通過(guò)位權(quán)相加的方法實(shí)現(xiàn)B.十進(jìn)制轉(zhuǎn)換為二進(jìn)制可以使用除2取余的方法，轉(zhuǎn)換結(jié)果是唯一的C.十六進(jìn)制和二進(jìn)制之間的轉(zhuǎn)換可以通過(guò)分組對(duì)應(yīng)快速完成D.任何數(shù)制都可以準(zhǔn)確無(wú)誤地轉(zhuǎn)換為其他數(shù)制，并且轉(zhuǎn)換過(guò)程中不會(huì)丟失信息4、組合邏輯電路的輸出僅取決于當(dāng)前的輸入。假設(shè)我們正在設(shè)計(jì)一個(gè)組合邏輯電路。以下關(guān)于組合邏輯電路的描述，哪一項(xiàng)是不準(zhǔn)確的？（）A.加法器、編碼器、譯碼器等都是常見(jiàn)的組合邏輯電路B.組合邏輯電路可能會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，導(dǎo)致輸出出現(xiàn)短暫的錯(cuò)誤脈沖C.可以使用卡諾圖來(lái)化簡(jiǎn)組合邏輯電路的邏輯表達(dá)式，以減少門電路的數(shù)量D.組合邏輯電路中不存在反饋回路，其輸出不會(huì)影響輸入5、譯碼器是編碼器的逆過(guò)程，它將編碼輸入轉(zhuǎn)換為特定的輸出信號(hào)。對(duì)于譯碼器，以下敘述錯(cuò)誤的是（）A.譯碼器可以將二進(jìn)制編碼轉(zhuǎn)換為對(duì)應(yīng)的十進(jìn)制數(shù)B.譯碼器的輸出通常是低電平有效，即輸出為低電平時(shí)表示有效C.譯碼器可以用于驅(qū)動(dòng)數(shù)碼管顯示數(shù)字D.譯碼器的輸入位數(shù)決定了其輸出信號(hào)的數(shù)量6、在數(shù)字電路中，使用比較器比較兩個(gè)16位有符號(hào)數(shù)的大小時(shí)，若發(fā)生溢出，比較結(jié)果是否準(zhǔn)確？（）A.準(zhǔn)確B.不準(zhǔn)確C.有時(shí)準(zhǔn)確D.以上都不對(duì)7、數(shù)字邏輯中的鎖存器可以存儲(chǔ)數(shù)據(jù)。假設(shè)一個(gè)透明鎖存器，當(dāng)使能信號(hào)為高電平時(shí)，輸入數(shù)據(jù)可以通過(guò)鎖存器。如果使能信號(hào)一直為高電平，輸入數(shù)據(jù)頻繁變化，以下哪種情況可能會(huì)導(dǎo)致輸出不穩(wěn)定？（）A.鎖存器的響應(yīng)速度慢B.輸入信號(hào)的噪聲C.電源電壓波動(dòng)D.以上情況都可能8、用卡諾圖化簡(jiǎn)邏輯函數(shù)F(A,B,C,D)=∑m(1,3,5,7,9,11,13,15)，結(jié)果為？（）A.1B.0C.A+BD.A'B'9、數(shù)字邏輯中的FPGA（現(xiàn)場(chǎng)可編程門陣列）具有可編程的特性。假設(shè)在一個(gè)FPGA設(shè)計(jì)中，需要更改某個(gè)邏輯功能，以下哪種方式可以實(shí)現(xiàn)？（）A.重新編程B.更換芯片C.調(diào)整外部電路D.以上方式都不行10、在數(shù)字邏輯的發(fā)展中，新技術(shù)和新方法不斷涌現(xiàn)。以下關(guān)于數(shù)字邏輯未來(lái)發(fā)展趨勢(shì)的描述中，不正確的是（）A.集成度會(huì)越來(lái)越高，芯片性能不斷提升B.功耗會(huì)越來(lái)越低，節(jié)能環(huán)保C.設(shè)計(jì)復(fù)雜度會(huì)逐漸降低，易于開(kāi)發(fā)D.應(yīng)用領(lǐng)域會(huì)不斷拓展，與其他學(xué)科融合更加緊密11、數(shù)字邏輯中的移位寄存器可以實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)和移位操作。假設(shè)一個(gè)8位的串行輸入并行輸出移位寄存器，在時(shí)鐘脈沖的作用下，依次輸入數(shù)據(jù)10110101。當(dāng)完成輸入后，并行輸出的數(shù)據(jù)是什么？（）A.10110101B.01011010C.10101101D.0110101112、在數(shù)字電路中，為了提高電路的可靠性和穩(wěn)定性，常常采用冗余設(shè)計(jì)。以下關(guān)于冗余設(shè)計(jì)的描述，不正確的是（）A.冗余設(shè)計(jì)可以通過(guò)增加額外的硬件或邏輯來(lái)實(shí)現(xiàn)B.冗余設(shè)計(jì)能夠降低電路發(fā)生故障的概率，但會(huì)增加成本和復(fù)雜度C.冗余設(shè)計(jì)只適用于對(duì)可靠性要求極高的關(guān)鍵系統(tǒng)，一般系統(tǒng)不需要采用D.冗余設(shè)計(jì)可以通過(guò)硬件冗余、信息冗余和時(shí)間冗余等方式實(shí)現(xiàn)13、對(duì)于一個(gè)3位的環(huán)形計(jì)數(shù)器，初始狀態(tài)為100，經(jīng)過(guò)3個(gè)時(shí)鐘脈沖后，計(jì)數(shù)器的狀態(tài)將變?yōu)椋海ǎ〢.001B.010C.100D.11114、對(duì)于一個(gè)16進(jìn)制計(jì)數(shù)器，要實(shí)現(xiàn)從0計(jì)數(shù)到F，需要多少個(gè)時(shí)鐘脈沖？（）A.15B.16C.31D.3215、考慮一個(gè)由與非門組成的基本RS觸發(fā)器，當(dāng)R=0，S=1時(shí)，觸發(fā)器的輸出狀態(tài)為：（）A.置0B.置1C.保持不變D.不確定16、在數(shù)字邏輯電路中，移位寄存器可以實(shí)現(xiàn)數(shù)據(jù)的移位操作。一個(gè)8位左移寄存器，當(dāng)輸入為特定的二進(jìn)制數(shù)時(shí)，經(jīng)過(guò)多次時(shí)鐘脈沖后，輸出會(huì)發(fā)生什么變化？（）A.輸出的數(shù)據(jù)依次向左移動(dòng)B.輸出的數(shù)據(jù)依次向右移動(dòng)C.不確定D.輸出的數(shù)據(jù)保持不變17、對(duì)于一個(gè)同步時(shí)序邏輯電路，若時(shí)鐘周期為20ns，在一個(gè)時(shí)鐘周期內(nèi)，電路完成了一次狀態(tài)轉(zhuǎn)換和輸出更新，那么該電路的工作頻率是多少？（）A.50MHzB.20MHzC.5MHzD.2MHz18、假設(shè)正在設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘系統(tǒng)，其中需要一個(gè)分頻器將高頻時(shí)鐘信號(hào)轉(zhuǎn)換為低頻的秒脈沖信號(hào)。以下哪種分頻器結(jié)構(gòu)可能是最適合的？（）A.計(jì)數(shù)器型分頻器，通過(guò)計(jì)數(shù)實(shí)現(xiàn)分頻B.觸發(fā)器型分頻器，基于觸發(fā)器狀態(tài)變化分頻C.邏輯門型分頻器，由邏輯門組合構(gòu)成D.以上分頻器結(jié)構(gòu)效果相同，可隨意選擇19、在數(shù)字電路中，能夠?qū)⑤斎氲母摺⒌碗娖骄幋a為二進(jìn)制代碼的電路是？（）A.優(yōu)先編碼器B.普通編碼器C.七段顯示譯碼器D.以上都不是20、當(dāng)研究數(shù)字邏輯中的計(jì)數(shù)器時(shí)，假設(shè)需要設(shè)計(jì)一個(gè)能夠從0計(jì)數(shù)到9然后再回到0循環(huán)的十進(jìn)制計(jì)數(shù)器。以下哪種計(jì)數(shù)器類型和編碼方式可能是最合適的選擇（）A.異步計(jì)數(shù)器，8421BCD碼B.同步計(jì)數(shù)器，余3碼C.異步計(jì)數(shù)器，格雷碼D.同步計(jì)數(shù)器，5421BCD碼二、簡(jiǎn)答題（本大題共3個(gè)小題，共15分)1、（本題5分）深入分析在數(shù)字電路設(shè)計(jì)中，如何使用卡諾圖來(lái)化簡(jiǎn)邏輯函數(shù)，給出具體的化簡(jiǎn)步驟，并舉例說(shuō)明其優(yōu)勢(shì)。2、（本題5分）闡述數(shù)字邏輯中只讀存儲(chǔ)器（ROM）和隨機(jī)存取存儲(chǔ)器（RAM）的刷新機(jī)制和存儲(chǔ)單元的可靠性，分析其對(duì)系統(tǒng)性能的影響。3、（本題5分）解釋數(shù)字邏輯中卡諾圖的作用和使用方法，通過(guò)一個(gè)具體的邏輯函數(shù)化簡(jiǎn)問(wèn)題來(lái)說(shuō)明卡諾圖的優(yōu)勢(shì)和步驟。三、設(shè)計(jì)題（本大題共5個(gè)小題，共25分)1、（本題5分）設(shè)計(jì)一個(gè)全加器，能夠進(jìn)行三個(gè)8位二進(jìn)制數(shù)的加法運(yùn)算，并輸出結(jié)果和進(jìn)位。2、（本題5分）設(shè)計(jì)一個(gè)全加器，能夠進(jìn)行三個(gè)16位二進(jìn)制數(shù)的加法運(yùn)算，并輸出結(jié)果和進(jìn)位。3、（本題5分）設(shè)計(jì)一個(gè)組合邏輯電路，實(shí)現(xiàn)將輸入的11位二進(jìn)制數(shù)轉(zhuǎn)換為對(duì)應(yīng)的七段數(shù)碼管顯示編碼，并進(jìn)行閃爍控制，畫(huà)出邏輯圖。4、（本題5分）設(shè)計(jì)一個(gè)數(shù)字電路，能夠?qū)斎氲?位二進(jìn)制數(shù)進(jìn)行加密，加密規(guī)則為每個(gè)位與相鄰的位進(jìn)行異或操作，輸出加密后的7位二進(jìn)制數(shù)，畫(huà)出邏輯電路圖。5、（本題5分）利用編碼器設(shè)計(jì)一個(gè)能夠?qū)?個(gè)輸入信號(hào)進(jìn)行編碼的電路，畫(huà)出邏輯圖和真值表。四、分析題（本大題共2個(gè)小題，共20分)1、（本題10分）有一個(gè)數(shù)字系統(tǒng)，使用JK觸發(fā)器構(gòu)建一個(gè)4