《電子技術(shù)基礎(chǔ)-數(shù)字電子技術(shù)》課件第6章

第6章半導(dǎo)體存儲器與可編程邏輯器件6.1隨機(jī)存儲器RAM6.2只讀存儲器ROM6.3可編程邏輯器件PLD小結(jié)技能實訓(xùn)6.1隨機(jī)存儲器RAM

6.1.1RAM的基本結(jié)構(gòu)

RAM的基本結(jié)構(gòu)由存儲矩陣、地址譯碼和輸入輸出控制等三個部分組成。圖6-1是RAM的基本組成結(jié)構(gòu)。圖6-1RAM的基本組成結(jié)構(gòu)

1.存儲矩陣

存儲矩陣是由許多存儲單元組成的陣列,每個存儲單元可存放1位二進(jìn)制數(shù),存儲器中所存數(shù)據(jù)通常以字為單位,1個字含有若干個存儲單元,即含有若干位,其位數(shù)也稱為字長。存儲器的容量通常以字?jǐn)?shù)和字長的乘積表示,如1024×4存儲器表示有1024個字,每個字4位,有4096個存儲單元(容量),如圖

6-2所示。圖6-21024×4RAM結(jié)構(gòu)圖

2.地址譯碼器

地址譯碼器是將外部給出的地址信號進(jìn)行譯碼,找到對應(yīng)的存儲單元。通常根據(jù)存儲單元所排列的矩陣形式,將地址譯碼器分成行譯碼器和列譯碼器。行地址譯碼器將輸入地址碼的若干位譯成對應(yīng)字線上的有效信號,在存儲矩陣中選中一行存儲單元;列地址譯碼器將輸入地址碼的其余幾位譯成對應(yīng)輸出線上的有效信號,從字線選中的存儲單元中再選1位或n位,使這些被選中單元電路和讀/寫控制電路接通,再由讀/寫控制電路決定對這些單元進(jìn)行讀/寫操作。

圖6-2中1024個字用10位地址碼尋址,每次找出一個字。其中A3～A8六位地址碼加到行地址譯碼器,它的輸出信號從64行存儲單元中選中一行。另外四位地址碼加到列地址譯碼器,它的輸出信號再從已選中的一行里分立的16組存儲單元中挑出可進(jìn)行讀/寫操作的1組存儲單元,每組存儲單元由四個存儲單元組成。

3.輸入/輸出控制

輸入/輸出控制也稱讀/寫控制,是數(shù)據(jù)讀取和寫入的指令控制,它和輸入/輸出緩沖器完成數(shù)據(jù)的讀寫操作。讀/寫控制電路的讀/寫控制信號R/W=1時,執(zhí)行讀出操作,將被選中的存儲單元里的數(shù)據(jù)送到輸入/輸出(I/O)端上。當(dāng)R/W=0時,執(zhí)行寫入操作,將I/O端上的數(shù)據(jù)寫入被選中的存儲單元中。CS為片選信號端,當(dāng)CS=0時,選中本片電路正常工作;當(dāng)CS=1時,電路I/O端呈高阻態(tài),不能進(jìn)行讀/寫操作。6.1.2RAM的存儲單元

RAM的存儲單元結(jié)構(gòu)有雙極型、NMOS型和CMOS型。雙極型速度快,但功耗大,集成度不高。大容量的RAM一般都采用MOS型。MOS型RAM的基本存儲單元有靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)兩種。

1.靜態(tài)RAM(SRAM)

圖6-3為由MOS管觸發(fā)器組成的存儲單元圖。其中MOS管為NMOS,V1、V2,V3、V4組成的兩個反相器交叉耦合構(gòu)成基本RS觸發(fā)器作基本存儲單元,V5、V6為門控管,由行譯碼器輸出字線X控制其導(dǎo)通或截止;V7、V8為門控管,由列譯碼器輸出Y控制其導(dǎo)通或截止,也是數(shù)據(jù)存入或讀出的控制通路。圖6-3NMOS靜態(tài)存儲單元讀寫操作時,X=1,Y=1;V5、V6

、V7、V8均導(dǎo)通,觸發(fā)器的狀態(tài)與位線上的數(shù)據(jù)一致。

當(dāng)X=0時,V5、V6截止,觸發(fā)器的輸出端與位線斷開,保持狀態(tài)不變。

當(dāng)Y=0時,V7、V8截止,不進(jìn)行讀/寫操作。

SRAM一般用于小于64KB數(shù)據(jù)存儲器的小系統(tǒng)或作為大系統(tǒng)中高速緩沖存儲器,有時還用于需要用電池作為后備電源進(jìn)行數(shù)據(jù)保護(hù)的系統(tǒng)中。

2.動態(tài)RAM(DRAM)

圖6-4所示是用一只NMOS管組成的動態(tài)RAM基本存儲單元,MOS電容Cs用于存儲二進(jìn)制信息,數(shù)據(jù)1和0是以電容上有無電荷來區(qū)分的,NMOS管V是讀寫控制門,以控制信息的進(jìn)出。字線控制該單元的讀寫;位線控制數(shù)據(jù)的輸入或輸出。圖6-4單管動態(tài)存儲單元讀寫操作時,字線X=1,使MOS電容Cs與位線相連。寫入時,數(shù)據(jù)從位線存入Cs中;寫1充電、寫0放電。讀出時,數(shù)據(jù)從Cs中傳至位線。

DRAM利用MOS存儲單元分布電容上的電荷來存儲一個數(shù)據(jù)位。由于電容電荷會泄漏,為了保持信息不丟失,DRAM需要不斷周期性地進(jìn)行刷新。DRAM存儲單元所用MOS管少,因此DRAM集成度高,功耗低。一般情況下,DRAM常用于大于64KB的大系統(tǒng)。6.1.3集成RAM簡介

1.集成靜態(tài)存儲器2114

2114靜態(tài)RAM是一個通用的MOS集成靜態(tài)存儲器,它的存儲單元由六管靜態(tài)存儲單元組成,有4096個(1024×4),其結(jié)構(gòu)圖如6-2所示。圖6-5是其邏輯符號及外引線圖。圖6-5集成靜態(tài)存儲器2114(a)邏輯符號;(b)外引線圖

2.存儲容量的擴(kuò)展

1)位數(shù)的擴(kuò)展

當(dāng)存儲器的實際字長已超過RAM芯片的字長時,需要對RAM進(jìn)行位擴(kuò)展,可利用并聯(lián)方式實現(xiàn)。用兩片2114RAM來擴(kuò)展為8位字長存儲器,就是在大多數(shù)微機(jī)中所說的1K存儲器,或者叫做1024字節(jié)(每個字節(jié)長8位),將RAM的地址線、讀/出線和片選信號線對應(yīng)地并接在一起,而各個芯片的輸入/輸出(I/O)作為字的各個位線,如圖6-6所示。圖6-62114RAM位擴(kuò)展

2)字?jǐn)?shù)的擴(kuò)展

字?jǐn)?shù)的擴(kuò)展可以通過外加譯碼器控制芯片的片選輸入端來實現(xiàn)。如圖6-7所示,用3-8線譯碼器將八個1K×4的RAM芯片擴(kuò)展成8K×4的存儲器。圖6-72114RAM字?jǐn)U展

6.2只讀存儲器ROM

6.2.1固定ROM

固定ROM所存儲的信息是由生產(chǎn)廠在制造芯片時,采用掩膜工藝固化在芯片中,使用者只能讀取數(shù)據(jù)而不能改變芯片中數(shù)據(jù)內(nèi)容。它又稱為掩膜ROM。圖6-8所示為二極管掩膜ROM結(jié)構(gòu)圖。

圖6-8二極管掩膜ROM結(jié)構(gòu)圖6.2.2可編程ROM

1.一次性編程ROM(PROM)

可編程ROM的基本原理如圖6-9所示,這是一個簡單的16位PROM(4×4),它與前面一節(jié)中所討論的二極管掩膜ROM相似。從圖6-9(a)中可以看到,每一個存儲單元有一個二極管和一個有效的熔斷器,即每一個存儲單元包含一個邏輯1,這是PROM在寫入程序前的狀態(tài)。

圖6-9(b)中所示的是一個已經(jīng)寫入了數(shù)據(jù)的PROM,為了對PROM寫入程序或燒結(jié)程序,圖中所示的細(xì)熔絲必須被燒斷。在這種情況下,燒斷的熔絲和二極管不連接,就意味著一個邏輯0被永久地存儲在存儲單元中。燒斷熔絲是通過加大電流完成的,熔絲一旦被燒斷,將不可能再恢復(fù),所以,PROM存儲單元中的程序不能被重寫,只能是一次性編程芯片,即當(dāng)用個人開發(fā)器對PROM進(jìn)行寫入程序(或燒結(jié)程序)時,普通的PROM只能寫一次程序。圖6-9可編程ROM(PROM)(a)編程前;(b)編程后

2.電可擦除ROM(EEPROM,ElectricallyErasablePROM)

EEPROM是電可擦除PROM,也稱做E2PROM,EEPROM可以用電的形式擦除,當(dāng)把它放在電路板上時,能對其進(jìn)行擦除或重新寫入程序,這對于PROM是不可能的。另外,還可以對EEPROM芯片上的部分程序代碼進(jìn)行重寫,一次1個字節(jié)。EEPROM的存儲單元有兩種結(jié)構(gòu),一種為雙層?xùn)沤橘|(zhì)MOS管,另一種為浮柵隧道氧化層MOS管。其擦寫次數(shù)可達(dá)1萬次以上。

3.快速閃存EPROM(FlashMemory)

閃存EPROM與EEPROM非常相似,因為它也可以在電路板上被重寫程序。但是閃存EPROM與EEPROM的不同在于,閃存EPROM是整個芯片被擦除和重寫程序。相對于EEPROM,閃存EPROM的優(yōu)點是：它有一個較簡單的存儲單元,因此在單個芯片上能夠存儲更多的位。另外,閃存EPROM被擦除和重寫程序的速度遠(yuǎn)大于EEPROM。例如FLASH串口存儲器AT25FS040,它是ATMEL公司生產(chǎn)的系列FLASH存儲器之一。在一片SOIC封裝的八腳芯片中,有4Mb存儲單元,組成512K×8的結(jié)構(gòu)。整個存儲區(qū)劃分為八個64K字節(jié)的存儲塊,每一個塊又劃分為16個4K字節(jié)的扇區(qū)。數(shù)據(jù)寫入時,一次可以寫入一個字節(jié)或一個256字節(jié)的頁面。讀取數(shù)據(jù)時,可以一次讀一個字節(jié),也可以連續(xù)讀相鄰單元的數(shù)據(jù)。數(shù)據(jù)擦除時,可以分別擦除一個扇區(qū)、一個數(shù)據(jù)塊或者整個存儲器。芯片可以反復(fù)擦寫10000次。AT25FS040的I/O接口采用了四線的SPI接口,SPI時鐘頻率最高可達(dá)到50MHz。該芯片采用低壓供電,電源電壓2.7~3.6V。芯片還設(shè)計了完善的軟硬件寫保護(hù)功能和串口等待功能。

AT25FS040的外引線圖和引腳功能如圖6-10和表6-1。圖6-10AT25FS040外引線圖6.2.3集成EPROM

EPROM2732是27××系列,有許多廠家生產(chǎn)。表6-2是其系列組成。從表中看出,27××系列所有模塊的輸出均為八位字長。圖6-11所示的是27××系列中的一個品種2732A的方框圖及外引線圖。圖6-11EPROM2732A(a)方框圖;(b)外引線圖

6.3可編程邏輯器件PLD

6.3.1PLD簡介

1.PLD的基本結(jié)構(gòu)

我們知道,任何一組合邏輯函數(shù)均有其與或表達(dá)式,可用與門和或門來搭接電路,實現(xiàn)其邏輯功能。這是我們在組合邏輯電路中討論的問題。與之相似,PLD作為專用集成邏輯器件,其基本結(jié)構(gòu)是由與邏輯陣列和或邏輯陣列組成的。圖6-12是PLD的基本結(jié)構(gòu)框圖。其中,與陣列是多個多輸入與門,或陣列是多個多輸入或門,輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量,輸出電路通過三態(tài)門控制數(shù)據(jù)直接輸出或反饋到輸入端。在實際使用中,可通過編程來選擇使用幾個門及每個門都用哪些輸入端,實現(xiàn)所需要的邏輯功能。這相當(dāng)于用門電路實現(xiàn)邏輯功能時的選件及接線。

圖6-12PLD的基本結(jié)構(gòu)框圖

2.PLD的表示方法

PLD陣列龐大,其表示有自己獨特的方法,使芯片內(nèi)部配置和邏輯圖之間建立對應(yīng)關(guān)系。

1)連接方式

PLD的門陣列交叉點的連接方式分為固定連接單元、可編程連接單元和斷開連接單元。如圖6-13所示。圖6-13PLD交叉點的連接方式(a)固定連接單元;(b)可編程連接單元;

(c)斷開連接單元

2)邏輯門表示方式

PLD中邏輯門表示如圖6-14所示,(a)圖是PLD與門表示方法(非國際標(biāo)準(zhǔn)的普通符號),其邏輯關(guān)系：Y1=ABC;(b)圖是PLD或門表示方法,其邏輯關(guān)系：Y2=A+B+C;(c)圖是能產(chǎn)生互補(bǔ)輸出的緩沖器,(d)圖是具有三態(tài)輸出的緩沖器。圖6-14PLD邏輯門表示方式(a)與門;(b)或門;(c)互補(bǔ)輸出緩沖器;(d)三態(tài)輸出緩沖器

3)PLD電路表示法

PLD編程后的電路表示法如圖6-15所示。圖中的與陣列是通過編程完成的,或陣列是固定的。它完成的邏輯功能為

它們分別是同或門和異或門。圖6-15PLD陣列圖

4)PROM的PLD表示法

前面介紹的PROM除了存儲數(shù)據(jù)外,還是一個簡單的PLD,它的地址譯碼器輸出是輸入地址碼的最小項,完成了與邏輯的功能,只是它是固定輸出,不可編程。而每一位數(shù)據(jù)的輸出則是將地址譯碼器輸出的最小項相或,而它又是可編程的,通過該地址中是否有1,決定是否有該地址對應(yīng)的最小項。如圖

6-9表示的PROM在編程前后的PLD表示法如圖6-16所示。圖6-16PROM的PLD陣列圖(a)編程前;(b)編程后

3.PLD的分類

可編程邏輯器件自產(chǎn)生到現(xiàn)在,已出現(xiàn)很多種類型。其各種類型的結(jié)構(gòu)、性能及命名均據(jù)不同廠商所提供的器件而不同,通常將PLD按其集成度分為低密度和高密度可編程邏輯器件。

1)低密度PLD

低密度PLD主要是與、或陣列結(jié)構(gòu),按各陣列的編程方式及輸出電路方式可劃分成可編程只讀存儲器(PROM)、可編程邏輯陣列(PLA,ProgrammableLogicArray)、可編程陣列邏輯(PAL,ProgrammableArrayLogic)和通用陣列邏輯(GAL,GenericArrayLogic)四類。

PROM是最早期也是最簡單的PLD,它的與陣列是產(chǎn)生全部最小項的全譯碼器,不可編程,或陣列可編程。在實際使用中,大多數(shù)組合邏輯函數(shù)并不需要所有的最小項,PLA改進(jìn)成與陣列和或陣列均可編程,這樣可提高存儲單元的利用率。PLA利用率較高,但需要化簡邏輯函數(shù)后再進(jìn)行編程,這對于多輸入和多輸出邏輯函數(shù)來說,處理上更加困難。此外,PLA的與陣列和或陣列均可編程,這將使器件的運(yùn)算速度降低。

PAL是繼PLA后在20世紀(jì)70年代末由AMD公司率先推出的一種可編程邏輯器件,它的與陣列可編程,或陣列固定,避免了PLA的一些問題,改進(jìn)了PLD的性能。為了實現(xiàn)時序邏輯功能,PAL在輸出端加了寄存器單元。但由于PAL的輸出結(jié)構(gòu)單一,使得它在使用中應(yīng)變能力差,同時PAL采用熔絲結(jié)構(gòu),一次編程,使用不便。在20世紀(jì)80年代初期由Lattice公司推出了一種低密度可編程邏輯器件GAL。它在PAL的基礎(chǔ)上對輸出結(jié)構(gòu)作了改進(jìn),增加了輸出邏輯宏單元。另外,采用了EEPROM工藝,實現(xiàn)了電可擦除重復(fù)編程。GAL的絕大多數(shù)主流產(chǎn)品與陣列可編程,或陣列固定,個別型號或陣列也可編程。

2)高密度PLD

高密度PLD的典型品種是復(fù)雜可編程器件(CPLD,ComplexProgrammableLogicDevice)和現(xiàn)場可編程門陣列(FPGA,FieldProgrammableGateArray)。

CPLD是20世紀(jì)90年代初由GAL器件發(fā)展而來的,是一種高密度、高速度和低功耗的可編程邏輯器件。其主體仍是與或陣列,因而稱之為陣列型高密度PLD。典型的CPLD器件有Lattice公司的PLS/ispLSI系列器件、Xilinx公司的7000和9000系列器件、Altera公司的MAX7000和MAX9000系列器件以及AMD公司的MACH系列器件。

1985年由Xilinx公司推出了一種在電路結(jié)構(gòu)形式與以前的PLD完全不同的可編程邏輯器件,即現(xiàn)場可編程門陣列(FPGA)。它由若干獨立的可編程邏輯模塊排列成陣列形式,通過可編程的內(nèi)部連線將這些模塊連接起來實現(xiàn)一定的邏輯功能,因而也稱之為單元型高密度PLD。6.3.2通用陣列邏輯GAL

1.GAL的基本結(jié)構(gòu)

GAL器件的型號不多,常見的GAL器件型號如16V8和20V8,其基本電路結(jié)構(gòu)大致相同,只是器件引腳數(shù)和規(guī)模不同,它們都具有可編程的與陣列和固定的或陣列。另還有一類GAL,其與陣列和或陣列均可編程,如GAL39VS?，F(xiàn)以GAL16V8為例進(jìn)行介紹,其結(jié)構(gòu)圖如圖6-17(a)所示,圖6-17(b)是芯片的外引線圖。圖6-17GAL16V8(a)結(jié)構(gòu)圖;(b)外引線圖

2．輸出邏輯宏單元(OLMC)的結(jié)構(gòu)

GAL16V8器件共有8個輸出邏輯宏單元(OLMC,OutputLogicMacroCell),每一個OLMC對應(yīng)一個I／O引腳。引腳n對應(yīng)的輸出邏輯宏單元OLMC(n)的內(nèi)部結(jié)構(gòu)如圖6-18虛線框中所示。

一個輸出邏輯宏單元OLMC包括一個D觸發(fā)器和一個8輸入端的或門,一個異或門,4個多路選擇器和兩個輔助門。圖6-18輸出邏輯宏單元OLMC

OLMC中核心部分是一個8輸入端或門和D觸發(fā)器,如僅用或門可構(gòu)成組合邏輯輸出,如與D觸發(fā)器組合,可構(gòu)成時序邏輯輸出。OLMC有五種可編程的工作組態(tài),其中三種為組合電路類型,它們是專用輸入模式、組合輸出模式、選通組合輸出模式,另外兩種為時序電路類型,即時序電路中的組合輸出模式和時序輸出模式。每個宏單元的工作組態(tài)通過預(yù)置一個叫結(jié)構(gòu)控制字的SYN、AC0、AC1(n)、AC1(m)和XOR(n)等信號去控制OLMC中的一個異或門,4個多路選擇器和兩個輔助門選擇實現(xiàn)。OLMC的所有輸出工作模式的選擇和確定均是由計算機(jī)根據(jù)GAL的邏輯設(shè)計文件的邏輯關(guān)系自動形成的。6.3.3復(fù)雜可編程邏輯器件CPLD

1.CPLD的結(jié)構(gòu)

隨著PLD集成規(guī)模的增大,其輸入端(I／O端)和內(nèi)部觸發(fā)器的數(shù)目也相應(yīng)增大。如果仍然像GAL那樣只有一個總的與陣列,則其與陣列的規(guī)模必然急劇增加。這在實際使用中往往因利用率不高而造成硅片浪費(fèi);另一方面,路徑很長將使電路的傳輸延遲增加,從而限制了電路的使用頻率。所以,CPLD采用了分區(qū)結(jié)構(gòu),一個分區(qū)稱為一個邏輯單元塊。CPLD即將整個芯片分成多個邏輯單元塊,每個邏輯單元塊有自己的與陣列及I／O端和輸入端,相當(dāng)于一個GAL。這些邏輯單元塊可通過編程將其相互連接,實現(xiàn)更大的邏輯功能。當(dāng)然,CPLD并不是簡單的將多個GAL合并而成,它的結(jié)構(gòu)還有如下特點：

1)宏單元功能強(qiáng)大

CPLD的輸出邏輯宏單元的功能比GAL要強(qiáng)大得多,許多優(yōu)點都反映在其宏單元上,主要特點是：多觸發(fā)器結(jié)構(gòu)、各觸發(fā)器的時鐘可以異步工作、觸發(fā)器可以異步清零和異步預(yù)置、I/O端可重復(fù)便用、或門間的與項可以共享。

2)I/O獨立單元

CPLD為增加其靈活性通常只有少數(shù)幾個專用輸入端(作時鐘輸入等),大部分端口皆是I／O端。而系統(tǒng)輸入信號有時需要鎖存,故而CPLD的I／O口常常獨立作為一個獨立單元處理。

3)高密度

隨著集成工藝的發(fā)展,CPLD的集成規(guī)模越來越大,主要體現(xiàn)在：集成度高,10000門／片的CPLD已不鮮見;輸入、輸出端多,I／O端數(shù)最高可達(dá)256;內(nèi)含的觸發(fā)器多達(dá)772只,如此巨大的規(guī)模,完全有可能將一個數(shù)字系統(tǒng)裝在一片CPLD中,從而使制成的設(shè)備體積小、重量輕、成本低、生產(chǎn)過程簡單、維修方便。

2．ispLSI1016簡介

ispLSI1016是美國Lattice公司生產(chǎn)的CPLD1000系列之一,ispLSI1000為基本系列,適用于高速編碼、總線管理、LAN和DMA控制等。

ispLSI1016是電可擦CMOS(E2CMOS)器件,其芯片有44個引腳,其中32個是I／O引腳,4個是專用輸入引腳,集成密度為2000等效門,每片含64個觸發(fā)器和32個鎖存器,Pin-to-Pin延遲為10ns,系統(tǒng)工作頻率可達(dá)110MHz。

isp(InSystemProgrammability)的含義是在系統(tǒng)可編程,是指通過計算機(jī)的并口和專用編程電纜對焊接在電路板上的isp器件進(jìn)行編程,不需要專用的編程器。圖6-19是ispLSI1016的功能框圖和外引線圖(PLCC封裝)。該器件結(jié)構(gòu)分為五部分,現(xiàn)分述如下：

1)全局布線區(qū)(GRP,GlobalRoutingPool)

在ispLSI1016的芯片中央,有一個全局布線區(qū)GRP,它由眾多的可編程E2CMOS單元組成,其任務(wù)是將所有片內(nèi)邏輯聯(lián)系在一起,供設(shè)計者實現(xiàn)各種復(fù)雜的設(shè)計使用。

2)萬能邏輯塊(GLB,GenericLogicBlock)

GLB是圖6-19中GRP兩邊的小方塊,每邊8塊,共16塊。分別標(biāo)記為A0～A7、B0～B7。圖6-20是GLB的結(jié)構(gòu)圖,它由與陣列、乘積項共享陣列、4輸出邏輯宏單元和控制邏輯組成。圖6-19ispLSI1016(a)外引線圖;(b)組成框圖圖6-20GLB結(jié)構(gòu)圖

1016的與陣列有18個輸入端,其中16個來自全局布線區(qū),兩個由I／O單元直通輸入,如圖6-21所示,每個GLB有20個與門,形成20個乘積項(PT),再通過4個或門輸出。

四輸出宏單元中有四個觸發(fā)器,每個觸發(fā)器與其他可組態(tài)電路間的連接類似GAL的OLMC,它可被組態(tài)為組合輸出或寄存器輸出,組合電路可有“與或”及“異或”兩種方式,觸發(fā)器也可組態(tài)為D、T或JK等形式。圖6-21GLB結(jié)構(gòu)

3)輸入輸出單元(IOC,InputOutputCell)

輸入輸出單元是圖6-19中最外層的以四個為一組的小方塊,共有32個。該單元有輸入、輸出和雙向I／O三類組態(tài),靠控制輸出三態(tài)緩沖電路使能端的MUX來選擇。

4)輸出布線區(qū)(ORP,OutPutRoutingPool)

輸出布線區(qū)是介于GLB和IOC之間的可編程互連陣列,陣列的輸入是8個GLB的32個輸出端,陣列有16個輸出端,分別與該側(cè)的16個IOC相連。通過對ORP的編程,可以將任一個GLB輸出靈活地送到16個I／O端的某一個。

5)輸入總線

輸入總線是一個16位信號總線,位于圖6-19中ORP與IOC之間。它可將I/O單元的輸入信號送到全局布線區(qū),再由全局布線區(qū)送到各GLB的輸入端;或?qū)LB的輸出信號經(jīng)I/O編程選擇,由輸入總線反饋到全局布線區(qū)實現(xiàn)信號的反饋。

6)時鐘分配網(wǎng)絡(luò)(CDN,ClockDistributionNetwork)

CDN在圖6-19的右下角,其輸入信號由三個專用輸入端Y0、Y1、Y2提供,其中Y1兼有時鐘或復(fù)位的功能。其輸出有5個,其中CLK0、CLK1、CLK2提供給GLB,10CLK0和10CLK1提供給I／O單元,此外還可將時鐘專用GLB的4個輸出送入CDN,以建立用戶定義的內(nèi)部時鐘電路。6.3.4現(xiàn)場可編程門陣列FPGA

現(xiàn)場可編程門陣列FPGA是高密度可編程邏輯器件的另一類產(chǎn)品。前面我們介紹的GAL、CPLD等可編程邏輯器件的基本結(jié)構(gòu)都是由與陣列和或陣列組成的,依靠可編程的與、

或運(yùn)算來完成邏輯關(guān)系,稱之為陣列型器件。而FPGA則是另外一種結(jié)構(gòu),它的基本結(jié)構(gòu)是含有多個查找表單元,依靠查找表單元提供的邏輯運(yùn)算關(guān)系來組合所需的邏輯關(guān)系。

1.查找表結(jié)構(gòu)

大部分FPGA采用基于SRAM的查找表結(jié)構(gòu),就是用SRAM構(gòu)成邏輯函數(shù)發(fā)生器。圖6-22所示是兩輸入查找表單元框圖。圖中A、B為輸入變量,F為輸出函數(shù),M0~M3是4位可編程代碼。它們的關(guān)系已由硬件設(shè)置完成,見表6-3。圖6-22兩輸入查找表單元框圖

2.XC4000E簡介

XC4000E是Xilinx公司生產(chǎn)的FPGA系列產(chǎn)品,它的結(jié)構(gòu)主要由可編程邏輯模塊(CLB)、可編程輸入/輸出模塊(IOB)、可編程連線資源(IR)三個部分組成,如圖6-23所示。圖6-23FPGA結(jié)構(gòu)示意圖

1)可編程邏輯模塊CLB

可編程邏輯模塊CLB是FPGA的基本邏輯單元電路,它由邏輯函數(shù)發(fā)生器、觸發(fā)器、進(jìn)位邏輯、編程數(shù)據(jù)存儲單元、數(shù)據(jù)選擇器及其他控制電路組成。

CLB中有三個由查找表單元形成的邏輯函數(shù)發(fā)生器,其中兩個四變量輸入,一個三變量輸入,經(jīng)組合后可實現(xiàn)九變量組合邏輯函數(shù)。兩個邊沿D觸發(fā)器通過數(shù)據(jù)選擇器與邏輯函

數(shù)發(fā)生器組合成時序邏輯電路。CLB除實現(xiàn)一般組合或時序邏輯功能外,其編程數(shù)據(jù)存儲單元還可構(gòu)成兩個16×1位的隨機(jī)存儲器RAM。

CLB以n×n陣列形式分布在FPGA中,不同型號的FPGA陣列規(guī)模不同。

2)輸入/輸出模塊IOB

IOB是FPGA的外封裝引腳與內(nèi)部邏輯間的接口電路,分布在FPGA的四周。每個IOB對應(yīng)一個引腳,通過編程可將引腳定義為輸入、輸出和雙向功能。

3)可編程連線資源IR

IR分布在CLB陣列的行、列間隙中,形狀為水平和垂直的兩層金屬線段以組成柵格狀。通過編程可將所用到的CLB、IOB相連,構(gòu)成需要的邏輯電路。

此外,FPGA還有一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM,由于SRAM的易失性,使得FPGA需要在上電后必須進(jìn)行一次配置,即將編程好的數(shù)據(jù)寫入SRAM。FPGA的配置方法有使用PC并行口,使用專用配置器和使用單片機(jī)配置等幾種。小結(jié)

半導(dǎo)體存儲器與高密度可編程邏輯器,都是大規(guī)模或超大規(guī)模邏輯器件,前者多用在電子計算機(jī)中,而后者則是電子電路的理想開發(fā)器件。

隨機(jī)存儲器RAM是隨時進(jìn)行讀/寫的存儲器件,根據(jù)基本存儲單元的構(gòu)成可分為靜態(tài)RAM(SRAM)和動態(tài)RAM(DRAM)兩大類型。其中DRAM集成度高、成本低,多用于超大規(guī)模的RAM中,而SRAM電路復(fù)雜、成本高、集成度低,但不用刷新,多用于微型機(jī)中。

只讀存儲器ROM種類較多,包括固定ROM、一次可編程的PROM、紫外線擦除的EPROM、電信號擦除的EEPROM及快速閃存EPROM(FlashMemory)等。ROM的基本組成部分就是與矩陣和或矩陣兩個陣列,ROM除作基本的信息存儲使用外,還可實現(xiàn)組合邏輯功能。

可編程邏輯器件有低密度與高密度、在系統(tǒng)可