數(shù)字邏輯與數(shù)字系統(tǒng)知到智慧樹章節(jié)測試課后答案2024年秋山東建筑大學

數(shù)字邏輯與數(shù)字系統(tǒng)知到智慧樹章節(jié)測試課后答案2024年秋山東建筑大學第一章單元測試

已知某電路的真值表如下表所示，該電路的邏輯表達式為（）。

A:F=ABCB:F=CC:都不是D:F=AB+C

答案:F=AB+C邏輯函數(shù)的值是（）

A:1B:BC:AD:都不是

答案:B已知“a=1b'1;b=3b'001;"那么{a,b}=（）

A:4b'0011B:3b'101C:3b'001D:4b'1001

答案:4b'1001為了避免總線沖突，可以連接外部設備和總線，控制外部設備分時向總線上傳送數(shù)據(jù)的邏輯門是（）。

A:與門B:三態(tài)門C:異或門D:與非門

答案:三態(tài)門以下關(guān)于組合邏輯電路特點的敘述中，錯誤的是（）

A:一個特定應用場景對應的邏輯功能可能有不同的實現(xiàn)方式B:輸出僅依賴于當前的輸入，與以前的輸入沒有關(guān)系C:組合邏輯電路圖和邏輯表達式之間是一一對應的關(guān)系D:組合邏輯電路真值表和邏輯表達式之間是一一對應的關(guān)系

答案:組合邏輯電路真值表和邏輯表達式之間是一一對應的關(guān)系(1011111)2=(A)8=（）10。

A:都不是B:145，95C:137，95D:127，94

答案:137，95一個邏輯函數(shù)如果有n個變量，則有2n個最小項。（）

A:錯B:對

答案:對（）

A:錯B:對

答案:對

第二章單元測試

帶有控制端的譯碼器可以作為數(shù)據(jù)分配器。（）

A:錯B:對

答案:對組合邏輯電路的輸出僅僅取決于當前輸入，與電路以前的狀態(tài)無關(guān)。（）

A:錯B:對

答案:對組合邏輯電路中，只要輸入發(fā)生變化，輸出就會立即發(fā)生變化，不存在延遲。（）

A:錯B:對

答案:錯在數(shù)字邏輯中，一個N輸入的或門（ORgate）需要至少N個輸入信號為高電平（邏輯1），其輸出才為高電平。

A:對B:錯

答案:錯組合邏輯電路的輸出僅僅依賴于當前輸入的值，而與之前的輸入值無關(guān)。

A:錯B:對

答案:對

第三章單元測試

數(shù)據(jù)選擇器，某瞬間在選擇變量作用下，從多路信號中選出（）。

A:全部B:2路C:4路D:1路

答案:1路組合邏輯電路的特點是（）。

A:輸出由當時和以前輸入共同決定B:輸出與以前輸入有關(guān)C:輸出與原來輸出有關(guān)D:輸出只由當時輸入決定

答案:輸出只由當時輸入決定全加器有（）個輸出端。

A:4B:1C:2D:3

答案:2鎖存器、比較器、數(shù)據(jù)選擇器、加法器都是組合電路邏輯部件。（）

A:錯B:對

答案:錯采用串行加法器比采用并行加法器的運算速度快。（）

A:對B:錯

答案:錯

第四章單元測試

在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實際意義上是相同的。（）

A:32B:64C:8D:16

答案:32如圖所示為某計數(shù)器的電路圖，由此可判定該計數(shù)器為（）。

A:39進制計數(shù)器B:229進制計數(shù)器C:228進制計數(shù)器D:40進制計數(shù)器

答案:40進制計數(shù)器四位移位寄存器，現(xiàn)態(tài)Q0Q1Q2Q3為0110，經(jīng)右移1位后其次態(tài)為（）。

A:0011或1011B:0011C:1100或1101D:1011

答案:0011或1011某基于74LS194的電路如圖所示，在RD端輸入一個負脈沖復位后開始工作，若某一時刻的現(xiàn)態(tài)Q0Q1Q2Q3為1000，則CP端再輸入一個正脈沖后Q0Q1Q2Q3值為（）。

A:1100B:0001C:0100D:1000

答案:1100用一片74LS161和少量基本邏輯門設計一個序列信號發(fā)生器，如果要產(chǎn)生的序列信號為00010110，則首先需要利用74LS161實現(xiàn)幾進制計數(shù)器。（）

A:23B:22C:8D:16

答案:8下列邏輯電路中為時序邏輯電路的是（）

A:數(shù)據(jù)選擇器B:寄存器C:譯碼器D:加法器

答案:寄存器僅具有"保持"和"翻轉(zhuǎn)"功能的觸發(fā)器是T觸發(fā)器。（）

A:錯B:對

答案:對一個觸發(fā)器可以存放一位二進制數(shù)，它具有記憶功能。（）

A:對B: